PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 14

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Model teoretyczny tunelowego tranzystora polowego
Wiśniewski P., Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2016
|
Vol. 57, nr 7
33--38
PL
W pracy przestawiono model fizyczny tranzystora tunelowego polowego (TFET). Model bazuje na rozwiązaniu równania Poissona oraz równań ciągłości dla prądu elektronów i dziur w dwóch wymiarach. Tunelowanie zostało uwzględnione poprzez nielokalny model generacji międzypasmowej. Omówiono zasadę działania tranzystora TFET oraz przedstawiono wyniki obliczeń. Wygenerowano przykładowe charakterystyki wyjściowe oraz przejściowe dla różnych parametrów struktury DG (double gate).
EN
In this work a physical model of tunnel field effect transistor (TFET) was introduced. The model is based on the solution of Poisson equation and electron and hole continuity equations in two dimensions. The tunneling process has been taken into account by non -local interband generation model. Working principle of TFET has been discussed and numerical results were presented. Output and transfer characteristics for DG (double gate) structure with various parameters were generated.
2
Modelowanie struktur MOS z podwójną barierą potencjału
Mazurak A., Walczak J., Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 2
40-43
PL
W pracy przedstawiamy model struktury tunelowej MOS z podwójną barierą potencjału (DB) i wyniki symulacji jej charakterystyk prądowo- napięciowych. Przedstawiamy dyskusję wpływu rozpraszania nośników w obszarze studni potencjału na mechanizm tunelowego transportu przez strukturę.
EN
In the paper, a theoretical model of the double barrier (DB) MOS tunnel structure and results of simulations of its current-voltage characteristics are presented. An impact of scattering in the well region on the tunneling transport mechanism through the structure is discussed.
3
Modeling the charge trapping effect in high-K gate stacks on the tunnel current
Mazurak A., Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 3
33-35
EN
Two approaches towards charge trap modeling are presented in the work a charge trap is modeled as a quantum well. The transfer matrix method with inclusion of carrier scattering in the well is used for the tunneling probability calculation. The influence of scattering rate in the well and spatial location of the well in the insulator layer is studied.Then the effect of space distribution of oxide traps on the tunnel current is investigated. Simulated current-voltage characteristics for the two cases are presented and the effect of charge trapping on the tunneling process is discussed.
PL
Przedstawiono dwa sposoby modelowania wpływu pułapkowania ładunku na prąd tunelowy. Aktywna elektrycznie pułapka wewnątrz stosu bramkowego jest reprezentowana przez studnię kwantową. Prawdopodobieństwo tunelowania obliczane jest z wykorzystaniem metody macierzy przejścia, uwzględniając rozpraszanie nośników wewnątrz studni kwantowej. Zaprezentowano wpływ stałej czasowej rozpraszania, geometrycznego położenia studni potencjału oraz dystrybucji przestrzennej centrów pułapkowych na prąd tunelowy. W pracy przedstawiono wyniki symulacji charakterystyk prądowo-napięciowych oraz dyskusję wpływu pułapkowania nośników na proces tunelowania.
4
Modeling the ballistic and tunnel source-drain currents in Silicon Nanowire MOSFETs
Sawicka A., Majkusiak B., Numata T., Uno S., Milnikov G., Mori N.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 3
36-38
EN
Silicon nanowire (SiNW) MOSFETs has recently begun to attract a lot of attention as promising devices for replacing conventional MOS transistors. In this work we present numerical modeling of source-drain current in ultra scaled SiNW MOSFETs operating in the ballistic regime. We calculate and compare the ballistic and tunnel components of the source-drain current for various bias conditions in a wide range of the channel length. We prove significance of the tunneling effect in ultra short channel SiNW MOSFETs and the necessity of quantum-mechanical modeling of ultra scaled Si nanowires.
PL
Nanodruty krzemowe (SiNW MOSFET) przyciągają ostatnio dużo uwagi, jako przyrządy które mogą w przyszłości zastąpić tradycyjne tranzystory krzemowe. W tej pracy zaprezentowano modelowanie numeryczne prądu żródło-dren ultra krótkich nanodrutach, pracujących w zakresie balistycznym. Wyznaczono i porównano balistyczny, tunelowy i całkowity prąd żródło-dren dla różnych polaryzacji tranzystora w szerokim zakresie długości kanału. Pokazano znaczenie efektu tunelowania w nanodrutach krzemowych i wskazano na konieczność uwzględniania efektów kwantowych w modelowaniu ultra krótkich nanodrutów krzemowych.
5
Characterization of MOS structures with ultrathin insulator layer by means of a theoretical model
Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 3
30-33
EN
The effect of tunnel leakage through the insulator layer in metal-insulator-semiconductor structure on its small-signal admittance is investigated by means of a theoretical model. The conclusions are reviewed on example of experimental Al-SiO2-Si structures.
PL
Wpływ prądu upływu tunelowego przez warstwę izolatora w strukturze metal-izolator-półprzewodnik na małosygnałową admitancję struktury jest badany z wykorzystaniem teoretycznego modelu. Wnioski są weryfikowane na podstawie doświadczalnych struktur Al-SiO2-Si.
6
Materiały o dużej stałej dielektrycznej w tranzystorach MOS
Mazurak A., Walczak J., Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 9
96-102
PL
W artykule przedstawiono alternatywne dla SiO2 materiały dielektryka bramkowego tranzystora MOS. Omówiono kryteria selekcji materiałów o dużej stałej dielektrycznej (high-K). Zaproponowano tunelową grubość tlenku TOT materiału o dużej stałej dielektrycznej jako miarę redukcji prądu tunelowego dla określonej równoważnej grubości tlenku EOT. Zaprezentowano wyniki symulacji tunelowego prądu elektronów w strukturach zawierających różne warstwy dielektryczne high-K i ultracienką przypowierzchniową warstwę SiO2.
EN
Insulator materials, which are alternative for silicon dioxide as a gate insulator in a MOS transistor, are presented. Selection criteria for high-K dielectrics are discussed. Results of simulation of the electron tunnel current for gate stacks of different high-K dielectric constants and with a SiO2 interfacial layer are presented. The tunnel oxide thickness TOT of a high-K layer can be a measure of the possibility of reduction of the tunnel current for an assumed equivalent oxide thickness EOT.
7
Content available Electron mobility and drain current in strained-Si MOSFET
Walczak J., Majkusiak B.
Journal of Telecommunications and Information Technology
|
2007
|
nr 3
84-87
EN
Electron mobility and drain current in a strained-Si MOSFET have been calculated and compared with the mobility and drain current obtained for the relaxed material. In the first step, our mobility model has been calibrated to the "universal mobility" according to the available experimental data for unstrained Si MOSFETS. Then, employing the mobility parameters derived in the calibration process, electron mobility and the drain current have been calculated for strained-Si MOSFETs.
8
Content available Scattering mechanisms in MOS/SOI devices with ultrathin semiconductor layers
Walczak J., Majkusiak B.
Journal of Telecommunications and Information Technology
|
2004
|
nr 1
39-49
EN
Main scattering mechanisms affecting electron transport in MOS/SOI devices are considered within the quantum-mechanical approach. Electron mobility components (i.e., phonon, Coulomb and interface roughness limited mobilities) are calculated for ultrathin symmetrical DG SOI transistor, employing the relaxation time approximation, and the effective electron mobility is obtained showing possible mobility increase relative to the conventional MOSFET in the range of the active semiconductor layer thickness of about 3 nm.
9
Content available Comparison of gate leakage current components in metal-insulator-semiconductor structures with high-k gate dielectris
Janik T., Jakubowski A., Majkusiak B., Korwin-Pawłowski M.
Journal of Telecommunications and Information Technology
|
2001
|
nr 1
65-69
EN
Numerical simulations of the gate leakage current in metal-insulator-semiconductor (MIS) structures based on the transfer matrix approach were carried out. They show contribution of different components of this current in MIS structures with best known high-k dielectrics such as Ta2O5 and TiO2. The comparison of the gate leakage current in MIS structures with SiO2 layer as well Ta2O5 and TiO2 layers is presented as well. Additionally, the minimum Si electron affinity to a gate dielectric which allows to preserve given level of the gate leakage current is proposed.
10
Nanoelektronika
Majkusiak B.
Elektronika : konstrukcje, technologie, zastosowania
|
2001
|
Vol. 42, nr 1
3-9
PL
Celem pracy jest zdefiniowanie, czym jest nanoelektronika, poprzez przegląd wykorzystywanych przez nią zjawisk fizycznych, zilustrowanych przykładowymi przyrządami bądź wynikami modelowania teoretycznego. Dokonano przy tym oszacowań rozmiarów przyrządów koniecznych do zaobserwowania i wykorzystania zjawisk nanoelektronicznych. Na koniec rozważono, kiedy należy się spodziewać istotnych i wynikających ze zjawisk nanoelektronicznych ograniczeń we wprowadzaniu na rynek klasycznych mikroelektronicznych układów scalonych, a zatem również początku ery nanoelektroniki w produktowanych układach scalonych.
EN
The aim of the paper is to define nanoelectronics through the survey of physical phenomena used by it. This survey is illustrated by exemplary device realizations or results of theoretical modeling. The device dimensions, which are required to observe and apply nanoelectronics phenomena, are evaluated. At the end, it is considered when one can expect limitations in production of classical microelectronics integrated circuits, which will result from the nanoelectronics phenomena. This will determine the beginning of the nanoelectronics area.
11
Prediction of I-V characteristics of double-gates SOI MOSFETs with ultrathin semiconductor layer
Janik T., Majkusiak B., Jakubowski A.
Electron Technology
|
2000
|
Vol. 33, No. 4
567-570
EN
Current-voltage characteristics of the double-gate SOI transistor with ultrathin and undoped semiconductor film are investigated. The charge of channel carriers is calculated with a self-considerent solution of the Schrodinger and Poisson equation system. The obtained charge is introduced into a Pao-Sah-like model of the double-gate SOI transisor to calculate the drain curent. Simulation results show influence of carrier energy quantization and channel overlapping effect on transistor performace.
12
Physically based modelling of the double-gate SOI transistor with thin semiconductor film
Majkusiak B., Janik T.
Electron Technology
|
1999
|
Vol. 32, No. 1/2
29-38
EN
The physically based modelling of the double-gate SOI transistor is addressed in reference to the electron concentration distribution, electron charge density, threshold voltage, electron effective mobility and drain current. Two approaches to the description of the semiconductor region are used - the "classical" model based on solution to the Poisson equation and the "quantum" model based on the self-consistent solution to the Schrodinger and Poisson equation system. A special attention is paid to the influence of the semiconductor film thickness on the D-G SOI MOSFET modelling. Comparison of results obtained from different models for various semiconductor film thicknesses is presented.
13
Modelling of the effective mobility versus effective electric field in the GAA SOI transistor
Walczak J., Majkusiak B., Janik T.
Electron Technology
|
1999
|
Vol. 32, No. 1/2
119-122
EN
Analytical expressions describing effective electron mobility and effective transverse electric field in the Gate-All Around (GAA) SOI transistor are proposed as functions of silicon substrate thickness, inversion layer charge and averge distance of electrons from the surface.
14
A quantum factor correction for modelling the C-V characteristics if the MOS-SOI structure
Badri M., Ikraiam F. A., Majkusiak B., Beck R. B.
Electron Technology
|
1999
|
Vol. 32, No. 1/2
130-132
XX
A quantum correction factor applying to the MOS-SOI system has been adapted from previous works and modified for the MOS-SOI systems to take into account the quantum mechanical correction for the energy quantization of carriers in modelling the C-V characteristics of these structures.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.