PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 12

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  języki opisu sprzętu
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Komputerowo wspomagana specyfikacja funkcji zależnościowych urządzeń srk w językach opisu sprzętu
Kawalec P., Rżysko M.
TTS Technika Transportu Szynowego
|
2012
|
R. 19, nr 9
1605--1614, CD
PL
W artykule omówiona została koncepcja wykorzystania języków opisu sprzętu do specyfikacji funkcji zależnościowych urządzeń sterowania ruchem kolejowym. Przegląd stosowanych rozwiązań pokazuje, że nie istnieje metoda opisu zapewniająca jednolitą platformę specyfikacji dyskretnych układów sterowania w kolejnictwie. Obecnie wykorzystywane metody nie oferują również możliwości statycznej i dynamicznej weryfikacji wykonanego układu. Proces projektowania przy użyciu proponowanej metody zaprezentowany został na przykładzie specyfikacji algorytmu działania pojedynczego modułu dla geograficznego systemu zależnościowego, tworzonego w języku VHDL. Zastosowanie symulatorów logicznych w procesie weryfikacji projektu pozwoliło na wykonanie symulacji potwierdzających poprawność działania modelu. Na podstawie tak wykonanej specyfikacji pokazano zalety wykorzystania wspomagania komputerowego w postaci wszechstronnego pakietu przeznaczonego do tworzenia w językach HDL.
EN
This paper presents several issues concerning computer aided specification of railway interlocking functions using hardware description languages. The review of currently used methods shows that none of them can provide a uniform design platform for railway applications, capable of static and dynamic verification of the design. The proposed design process is shown on an exemplary specification of a geographical interlocking module algorithm, written in VHDL. With the use of logic simulators it was possible to verify correctness of the description. The article presents various advantages of utilizing both hardware description languages and computer aided design software.
2
Content available Porównanie wydajności języków projektowania na przykładzie języka Mitrion-C oraz VHDL dla sprzętowego procesora CORDIC
Budyn D.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
933-935
PL
Narzędzia do projektowania bazujące na opisie HLL są już powszechnie dostępne dla projektantów struktur rekonfigurowalnych. Ciągle jednak, problemem jest wydajność osiągana przez dostępne rozwiązania. Aktualne i potrzebne jest więc porównywanie rozwiązań i poszukiwanie tych, które w określonych zastosowaniach sprawdzają się najlepiej. Artykuł porównuje dwie realizacje potokowego algorytmu CORDIC. Autorzy dzielą się swoimi wynikami oraz wnioskami i spostrzeżeniami, które powstały w toku realizacji obu implementacji.
EN
A design of hardware architectures using high level description languages becomes more and more popular in common engineering practice regarding science and technology. Design entry tools that accept a hardware description similar in syntax to ANSI C are commonly avaliable for designers of reconfigurable structures. Hovewer, despite maturity of those tools, performance is still a problem if compared to RTL de-scriptions which can be entered if languages such as Verilog and VHDL are used. Thus, comparing and evaluating the mentioned styles of hardware pro-gramming seems to be necessary and up-to-date. That can lead to a common knowledge what tools and languages are best for particular pur-poses. This paper presents a comparison of two implementaions of a CORDIC algorithm which were performed on the SGI RASC reconfigurable platform. The implementations were described both in VHDL and a high level style hardware language: Mitrion-C. The authors present the results, remarks and conclusions which arose during the process of creation of both implementations.
3
Combining various modeling techniques for power electronic systems in automotive applications
Niemiec H., Szelest M.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 12
39-41
EN
Rapidly increasing complexity of electrical designs in automotive applications leads to growing role of system level modeling and simulation techniques in the design verification. This kind of verification requires integration of models describing system behavior at various fidelity levels: from behavioral control blocks to single device electrical models. Growing interest in power electronics applications due to hybrid vehicles developments has become another challenge for modeling and simulation engineers. This papers describes combination of various modeling techniques - from state diagrams to transistor level modeling - which allow time efficient and accurate representation of both steady-state and transient response (including self-heating effects) of a complex power electronics system in automotive applications.
PL
Gwałtownie rosnąca złożoność układów elektronicznych stosowanych w układach elektroniki samochodowej wymaga stosowania nowoczesnych technik modelowania i symulacji. Model urządzenia elektrycznego musi zapewniać wymaganą dokładność i jednocześnie gwarantować akceptowalny czas niezbędny do przeprowadzenia symulacji jego działania. Pociąga to za sobą konieczność modelowania na różnych poziomach abstrakcji, począwszy do modelu na poziomie fizycznym, poprzez model na poziomie połączeń między podstawowymi blokami funkcyjnymi, po model na poziomie systemowym. Dzięki temu można opracować bardzo wydajny i dokładny model symulacyjny wielofazowej przetwornicy prądu stałego uwzględniający zjawiska związane ze zmianą parametrów układu związane z nagrzewaniem się wybranych elementów.
4
Analiza efektywności i kosztów sprzętowej realizacji filtrów cyfrowych o zadanej liniowej charakterystyce fazowej
Milik A., Pułka A., Konopacki J.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 9
40-44
PL
Artykuł porusza kluczowe zagadnienia związane z projektowaniem filtrów cyfrowych o pożądanej liniowej charakterystyce fazowej. Autorzy zaproponowali własną metodologię implementacji filtrów typu SOI oraz NOI. Następnie uzyskane rezultaty (struktury filtrów) zostały przeanalizowane teoretycznie pod kątem ich złożoności obliczeniowej. Wyniki tej analizy zostały zweryfikowane poprzez syntezę sprzętową struktur SOI oraz NOI w programowalnych układach logicznych typu FPGA. Dokonana została optymalizacja pod kątem jak najefektywniejszego wykorzystania dostępnych zasobów. Do realizacji użyto nowoczesne środowisko do modelowania i symulacji układów Active-HDL, które umożliwia współpracę z programem MATLAB.
EN
The paper deals with digital filters design with required linear phase characteristic. The authors proposed a new methodology of digital IIR and FIR filters implementation. The obtained results (filter structures) have been analyzed towards their computation complexity. Results of this analysis have been verified by the logic synthesis of IIR and FIR in FPGA. Then the structures have been optimized for best circuits resources utilization. The modern modeling and cosimulation environment Alcdec's Active-HDL with MATLAB has been used to complete the entire task.
5
Content available Zastosowanie standardu OpenMP do projektowania systemów wbudowanych
Wierciński T.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
693-695
PL
Artykuł prezentuje nowe podejście do projektowania systemów wbudowanych z użyciem języka C z dyrektywami OpenMP. Opisano w nim motywację użycia standardu OpenMP do syntezy sprzętowo-programowej. Przedstawiono proponowane rozwiązanie oraz porównano je z klasycznym projektowaniem systemów sprzętowych. Przedstawiono także konstrukcje równoległe standardu OpenMP, syntezowane do postaci współbieżnych układów cyfrowych. Pokazano przykładowy program w języku OpenMP wraz z jego przekładem do kodu SystemC oraz schemat RTL układu będącego wynikiem syntezy opisanego źródła.
EN
The embedded system is a special-purpose computer that performs one or a few dedicated tasks. It contains hardware and software parts [3]. The paper presents a new approach to embedded system design using C language with OpenMP directives. It is different from classic hardware design (Fig. 1a) because it allows describing both hardware and software using a common language (Fig. 1b). OpenMP is a standard that specifies parallel programs using a shared memory architecture. It is the collection of compiler directives and runtime library functions in C/C++ and Fortran languages [11]. Support for concurrency that corresponds to hardware performance is the main motivation of using OpenMP to embedded system design. OpenMP enables describing chips on high level of abstraction without knowledge about details of its structure. It improves flexibility of the software/hardware migration. OpenMP offers simulation, verification and estimation of the system performance. There is sufficient amount of legacy C libraries which facilitate the task of system modeling. Fig. 2a shows an example of OpenMP code that adds two matrixes A and B using a parallel loop. The systemC program being the results of behavioral synthesis of the example 2a is presented in Fig. 2b. Parallel regions in OpenMP have been transformed to SC_METHODS processes in SystemC. Fig. 3 shows the RTL schematic diagram of the chip synthesized from a code 2b. It contains three blocks proc1, proc2, proc3 that are equivalent to threads in OpenMP program. A schematic diagram of the single block is presented in Fig. 4. The unit consists of an adder, a FDE flip-flop that realizes barrier synchronization and two FDR flip-flops representing signals S and R.
6
Content available Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Twardy M., Sułkowski G., Wiatr K.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
615-617
PL
W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
EN
The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
7
Content available Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Twardy M., Sułkowski G., Wiatr K.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 7
479-481
PL
W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
EN
The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
8
Usage of C/C++ languages with OpenMP directives to embedded systems design
Wierciński T.
Metody Informatyki Stosowanej
|
2009
|
nr 1 (18)
139-146
EN
Article presents a new approach to embedded systems design using C/C++ languages with OpenMP directives. Motivations of using the OpenMP standard for hardware/software codesign are presented. A proposed approach of the chip design is described and compared with a classie approach. It is differ from a classie hardware design because it allows us to describe both hardware and software using only one language. OpenMP parallel constructs are presented that can be translated into concurrent hardware modules.
9
Content available Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
511-513
PL
W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
EN
In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
10
Content available Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
114-116
PL
W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
EN
In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
11
Content available Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
30-32
PL
W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
EN
The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
12
Integrating USB functionality into system-on-chip : elements of the technical solution
Kaczmarczyk D., Sakowski W.
Elektronika : konstrukcje, technologie, zastosowania
|
2006
|
Vol. 47, nr 11
55-58
EN
The paper presents briefly an architecture of USB OTG controller IP core in the context of experiences gained during the earlier design work on USB device controllers. Universal Serial Bus is an industry standard conceived in the late 90's of 20th century to replace serial links used as a standard interface between personal computers and peripherals (USB OTG is an extension of USB standard). The presentation of the USB OTG controller IP core is followed with a discussion of numerous aspects of reusability that go beyond creating a synthesizable description of the controller at register transfer level.
PL
Artykuł zwięźle przedstawia architekturę kontrolera USB OTG w kontekście wcześniejszych doświadczeń projektowych nad kontrolerami urządzeń USB. Uniwersalna Magistrala Szeregowa jest standardem przemysłowym zdefiniowanym w latach dziewięćdziesiątych ubiegłego wieku w celu zastąpienia łączy szeregowych stanowiących standardowy interfejs pomiędzy komputerami personalnymi i urządzeniami peryferyjnymi. (USB OTG jest rozszerzeniem standardu USB). Prezentacja kontrolera uzupełniona jest dyskusją aspektów wspomagających wykorzystanie elektronicznych komponentów wirtualnych.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.