Pomiary Automatyka Kontrola - Tom R. 53, nr 7 (2007) - BazTech - Yadda

Tom - szczegóły

Tytuł artykułu

R. 53, nr 7

Czasopismo

Pomiary Automatyka Kontrola

Wydawca

Wydawnictwo PAK

Rocznik

2007

Identyfikatory

Zawartość wolumenu

R. 53, nr 7
- artykuł: Zmniejszanie poboru mocy w samotestujących układach cyfrowych (Puczko M., Murashko I., Yarmolik S. V.), s. 3-5
- artykuł: Ograniczenia skalowalności systemów asynchronicznych (Grabowski F., Strzałka D.), s. 6-8
- artykuł: Precyzyjny, konfigurowalny przetwornik analogowo-cyfrowy implementowany w układzie FPGA (Radomski T., Pełka R.), s. 9-11
- artykuł: Wykorzystanie układów FPAA do budowy prototypowych przetworników analogowych-cyfrowych ΣΔ (Wawryn K., Suszyński R.), s. 12-14
- artykuł: Generator precyzyjnych odcinków czasu w układzie CMOS FPGA (Jachna Z., Kalisz J., Różyc K.), s. 15-17
- artykuł: Scalony licznik czasu i częstotliwości z użyciem odwrotnościowej metody pomiaru częstotliwości i ulepszonej metody tworzenia histogramu (Szplet R., Jachna Z., Kalisz J., Różyc K.), s. 18-20
- artykuł: Precyzyjny konwerter czasowo-cyfrowy wykorzystujący metodę skracania impulsu zrealizowany w układzie FPGA (Szplet R., Klepacki K.), s. 21-23
- artykuł: Realizacja jednostki wspomagającej kryptoanalizę szyfrów opartych na krzywych eliptycznych w strukturach reprogramowalnych (Majkowski P., Wojciechowski T., Wojtyński M., Rawski M.), s. 24-26
- artykuł: Moduł obliczający funkcję eksponenty implementowanej w układach FPGA (Wielgosz M., Jamro E., Wiatr K.), s. 27-29
- artykuł: Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall (Sułkowski G., Twardy M., Wiatr K.), s. 30-32
- artykuł: Sprzętowa realizacja procesu dekompozycji lingwistycznej bazy wiedzy systemu wnioskowania przybliżonego (Wyrwoł B.), s. 33-35
- artykuł: Potokowa realizacja operacji pomnóż i dodaj dla argumentów zmiennoprzecinkowych podwójnej precyzji (Russek P., Wiatr K.), s. 36-38
- artykuł: Synteza wielowyjściowych układów logicznych prowadząca do wykorzystania wspólnych bloków logicznych (Opara A., Kania D.), s. 39-41
- artykuł: Implementacja kodeka MPEG-2 w układach FPGA (Dąbrowska A., Wiatr K.), s. 42-44
- artykuł: Synteza logiczna układów sekwencyjnych realizowanych w strukturach CPLD opisanych za pomocą języka VHDL (Czerwiński R., Kania D.), s. 45-47
- artykuł: Algorytm funkcjonalnej dekompozycji symbolicznej automatów skończonych dla celów implementacji w strukturach FPGA (Szotkowski P., Rawski M.), s. 48-50
- artykuł: Projektowanie CMCU z elementarnymi łańcuchami i kodowaniem kolekcji mikrooperacji (Kołopieńczyk M., Titarenko L., Barkalov A. A.), s. 51-53
- artykuł: Synteza logiczna przeznaczona dla struktur CPLD z elementami XOR (Kania D., Grabiec W.), s. 54-56
- artykuł: Synteza i analiza niezawodnościowa urządzeń sterowania ruchem kolejowym zrealizowanych w układach FPGA (Kawalec P., Koliński D.), s. 57-59
- artykuł: Realizacja koncepcji sterownika ruchu drogowego o strukturze rozproszonej w układach FPGA (Firląg K., Kawalec P.), s. 60-62
- artykuł: Synteza jednostki sterującej z wykorzystaniem zmodyfikowanych liniowych łańcuchów bloków operacyjnych (Barkalov A. A., Titarenko L., Bieganowski J.), s. 63-65
- artykuł: Usage of Hypergraph Theory in Decomposition of Concurrent Automata (Wiśniewska M., Wiśniewski R., Adamski M.), s. 66-68
- artykuł: Sprzętowo wspomagana, selektywna realizacja programu w sterowniku logicznym (Milik A.), s. 69-71
- artykuł: Grafy doskonałe metodą dziur nieparzystych w automatycznej syntezie sterowników (Mielcarek K.), s. 72-74
- artykuł: Implementacja algorytmu szkieletyzacji w układzie FPGA (Świerczek B., Kasperek J., Rajda P. J.), s. 75-77
- artykuł: Synteza odwracalnych układów logicznych (Kerntopf P.), s. 78-80
- artykuł: Projekt i implementacja sterowników karty graficznej VGA w układach FPGA (Niemojewski M., Sapiecha P.), s. 81-83
- artykuł: Koncepcja procesora rekonfigurowanego przeznaczonego do wspomagania widzenia maszynowego (Kapruziak M., Olech B., Łazoryszczak M.), s. 84-85
- artykuł: Zwiększenie wydajności aplikacji wykonywanych w systemach osadzonych poprzez zwiększenie lokalności danych (Bielecki W., Kraska K.), s. 86-88
- artykuł: Zintegrowany odbiornik cyfrowy spektrometru EPR (Froncisz W., Gurbiel R., Kasperek J., Kozioł J. J., Kucharzyk M., Rajda P. J.), s. 89-91
- artykuł: Implementacja systemu katalogowania komponentów wirtualnych umożliwiającego integrację rozproszonych zasobów projektowych (Stachańczyk D.), s. 92-94
- artykuł: Generator par testowych dla uszkodzeń opóźnieniowych (Rudnicki T.), s. 95-97
- artykuł: Implementacja cyfrowego systemu rozmytego w układzie FPGA (Popławski M., Białko M.), s. 98-100
- artykuł: Struktury algorytmiczne jednostek procesorowych do realizacji bazowych operacji dyskretnej transformaty falkowej (Tariova G., Tariov A.), s. 101-103
- artykuł: Networks on Chip paradigm for iLBC Speech Decoder (Dziurzański P., Mąka T.), s. 104-105
- artykuł: Wykorzystanie procesorów graficznych do szybkiego przetwarzania obrazów HDR (Mantiuk R., Tomaszewska A., Pająk D.), s. 106-108
- artykuł: Integracja toru wizyjnego w systemach mechatronicznych z użyciem FPGA (Kmieciński P., Wiśniewski P., Olech B.), s. 109-111
- artykuł: Metody kodowania stanów wewnętrznych automatu skończonego minimalizujące pobór mocy (Salauyou V., Grześ T.), s. 112-114
- artykuł: Synteza automatów stanów typu Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji (Bukowiec A., Barkalov A. A.), s. 115-117
- artykuł: Zastosowanie diagramów BDD w syntezie logicznej dla układów typu PAL (Milik A., Kania D.), s. 118-120
- artykuł: Input Variable Partition Method in Functional Decomposition based on Shannon Expansion (Morawiecki P., Rawski M.), s. 121-123
- artykuł: Hardware Implementation of Simplified Representation of Convolutive Numbers (Borawski M.), s. 124-125
- artykuł: Sprzętowa implementacja reprezentacji "wartość średnia-wariancja" (Nermend K.), s. 126-127
- artykuł: System-level implementation of a partial pattern matching algorithm (Frejlichowski D., Dziurzański P.), s. 128-130
- artykuł: Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL (Mościcki M.), s. 131-132
- artykuł: Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych (Ulacha G., Mąka T.), s. 133-135
- artykuł: Optymalizacja skończonych automatów Moore'a w układach CPLD (Barkalov A. A., Titarenko L., Chmielewski S.), s. 136-138

rozwiń roczniki

JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.