PL
 |
EN
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 10

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Makromodele VHDL dla układów analogowo-cyfrowych : rozprawa doktorska
100%
Baraniecki R.
|
1998
|
tom z. 8/10
9-109
PL
Rozprawa zajmuje się metodami modelowania układów analogowo-cyfrowych w oparciu o język opisu sprzętu VHDL i HDL-A. Zaprezentowano w niej proces projektowania zstępującego na przykładzie analogowo-cyfrowego przetwornika ZA z nadpróbkowaniem. Szczególnie dokładnie zostało omówione i opisane układowe rozwiązanie decymatora. Rozprawa składa się z sześciu rozdziałów. W rozdz. 1 omówiono merytoryczne tło podjętych badań i sformułowano tezy o przydatności języka VHDL w modelowaniu i syntezie układów analogowo-cyfrowych. W rozdz. 2 zamieszczono przegląd współczesnych metod modelowania, symulacji i syntezy scalonych układów elektronicznych. Omówiono istotę projektowania zstępującego w świetle pojęcia poziomów reprezentacji projektu. Na przykładach przedstawiono również podstawowe właściwości najbardziej popularnych języków opisu sprzętu. W rozdz. 3 zaproponowano metody modelowania i symulacji układów analogow-cyfrowych na bazie języka VHDL. Przedstawiono modele VHDL wzmacniacza operacyjnego oraz prostego przetwornika analogowo-cyfrowego. Na podstawie opisu dwustopniowego wzmacniacza operacyjnego wypunktowano podstawowe aspekty modelowania w języku HDL-A. Rozdział 4 jest poświęcony projektowi modulatora ZA trzeciego rzędu w konfiguracji MASH. Przeprowadzono analizę wpływu fizycznych ograniczeń występujących w pod- układach analogowych na błąd przetwarzania. W tym celu zaproponowano model funkcjonalny modulatora ZA w języku VHDL i zinterpretowano wyniki przeprowadzonych symulacji. Zaproponowano jego implementację w technice przełączanych prądów i przedstawiono korespondujący z tym model behawioralny w języku HDL-A. Oszacowano również zaprojektowany układ. Rozdział 5 zawiera szczegóły projektu efektywnego decymatora wykonanego w oparciu o język VHDL i metody syntezy z poziomu przesłań rejestrowych. Omówiono efekty arytmetyczne związane ze skończoną długością słowa. Dokumentację decymatora zapisano w syntezowalnym podzbiorze języka VHDL. Załączono wyniki symulacji obrazujące właściwości decymatora. Wykonano również kilka jego prototypów w postaci programowalnej matrycy bramkowej. Rozdział 6 zawiera wnioski autora z przeprowadzonych badań i sugestie co do kierunku ich kontynuacji.
2
Content available Fatigue life stimation of structural element of MI-24 Helicopter
63%
Baraniecki R. , Kaniewska M.
|
|
tom Vol. 18, No. 2
9-15
EN
Operated helicopter is submitted to varying loads spectrum. Important, for the sake of assurance structure integrity, is definition of the actual value of loads which act on individual structure element. The object of this analysis was the Mi-24 helicopter swashplate lever arm. Life estimation of this element with analytical method, for the sake of complicated geometry, can be problematical. It would be necessary to use considerable generalization which would certainly decrease results reliability. Numerical analysis allows one to create arbitrary shapes but it is necessary to properly define boundary condition. These work presents methodology for determining fatigue life of the structure element with use of strain gauges, which serve to define the real flight loads. Next step was to determine accurate element shape with the aid of 3D scanner ATOSIII. Geometry was imaged in CAD/CAM environment. After importing the geometry model to MSC.Patran the numerical model was developed. The analysis was done in the scope of linear static analysis. Estimation of fatigue life was done with the aid of MSC.Fatigue computer program. Fatigue life was estimated according to the Palmgren's - Miner's cumulation damage rule. Test was done in order to define potential fatigue damage sites and defining fatigue life of element. That allows verifying plane overhaul life and fully using helicopters potential next to keeping requested level of safety.
3
A synthesizable decimation filter - VHDL macro
51%
Baraniecki R. , Dąbrowski P. , Hejn K. , Rosiński A.
|
|
tom nr 132
104-111
EN
The paper presents a design of a decimation filter - decimator, which can be used as a digital part of an oversampling sigma-delta analog-to-digital converter. The decimator model has been developed in VHDL as a macro parameterized with respect to the word length. A special architecture based on an arithmetic unit and a sequencer has been chosen to minimize the circuit area. Such an approach was possible due to the regular structure of the decimator.
4
An HDL-A/VHDL model of an oversampling sigma-delta analog to digital converter
51%
Baraniecki R. , Dąbrowski P. , Hejn K.
|
|
tom nr 132
120-127
EN
The paper presents a mixed HDL-A/VHDL model of an oversampling sigma-delta analog-to-digital converter created on the behavioural hierarchy level. The model of the analog part is coded in HDL-A and includes only necessary parameters that enable to determine the potential resolution of the converter. The model of the digital part is described in the synthesizable subset of VHDL and parameterized according to the word length and the type of arithmetic applied. Simulation results enclosed prove the efficiency of the design approach presented.
5
A VHDL model of an oversampling sigma-delta analogto digital converter
51%
Dąbrowski P. , Baraniecki R. , Hejn K. , Rosiński A.
|
|
tom nr 132
87-92
EN
The IEEE Std. 1076 of VHDL has been primarily devoted to digital circuits' design. However, it can also be applied to certain mixed-signal circuits. An oversampling sigma-delta analog to digital converter has been chosen as a suitable example for behavioral modeling and simulation. The efficiency of the approach is analyzed in the SIGNAL PROCESSING WORKSYSTEM and VANTAGE Spreadsheet environments.
6
Oversampling sigma-delta analog-to-digital converters modeling based on VHDL
51%
Baraniecki R. , Dąbrowski P. , Hejn K.
|
|
tom nr 132
163-171
EN
The paper presents a VHDL model of an oversampling sigma-delta analog-to-digital converter created on the behavioral hierarchy level. Although VHDL has been primarily devoted to digital circuit design, it can also be applied to certain mixed-signal circuits. The model of the analog part is as simple as possible and includes only necessary parameters that enable to determine the potential resolution of a converter. The model of the digital parttis described in the synthesizable subset of VHDL and parameterized according to the word length and the type of arithmetic applied. The validation process of the converter model is also shown. It is performed by a VHDL simulator and a postprocessor tool enabling to carry out FFT. Simulation results enclosed prove the efficiency of the design approach presented.
7
Oversampling sigma-delta converters modeling - a VHDL approach
51%
Baraniecki R. , Dąbrowski P. , Hejn K. , Rosiński A.
|
|
tom nr 132
94-102
EN
VHDL of me IEEE Std. 1076 has been designed for modeling of digital circuits, but there is a group of analog and mixed-signal circuits for which it can also be applied. For this group A/D oversampling sigma-delta converters belong - important components of many modem DSP circuits. In this paper some experiences considering VHDL modeling of sigma-delta converters are described. Some simulation results are enclosed to show efficiency of the presented approach. Its features are discussed in comparison to the design method of DSP circuits based on Signal Processing WorkSystem (SPW). This paper also contains examples of VHDL descriptions of this kind A/D converters.
8
Fixedpoint arihmetic effects in all-pass filters of oversampling sigma-delta (analog to digital) converters
51%
Dąbrowski P. , Baraniecki R. , Hejn K. , Rosiński A.
|
|
tom nr 132
113-118
EN
Oscillations arising from two's complement arithmetic rounding applied in all-pass filters are described. The all-pass filters in two-path phase shifter structure build a digital filter of oversampling sigma-delta converter - decimator. The paper also shows that during a top-down design process of the all-pass filters such oscillations can easily be suppressed.
9
A decimation filter design from VHDL specification
51%
Baraniecki R. , Dąbrowski P. , Hejn K.
|
|
tom nr 132
156-161
EN
The paper presents a design of a decimation filter - decimator, which can be used as a digital part of an oversampling sigma-delta analog-to-digital converter. The decimator model has been developed in VHDL as a macro parameterized with respect to the word length. A special architecture based on an arithmetic unit aod a sequencer has been chosen to minimize the circuit area. Such an approach was possible due to the regular structure of the decimator.
10
Behavioural synthesis utiization for hardare implementation of an RSA cryptosystem
51%
Obrębski D. , Baraniecki R. , Kowalczyk A. , Kaczmarczyk J.
Electron Technology
|
2000
|
tom Vol. 33, No. 4
600-605
EN
This paper deals with a hardware implementation of an RSA cryptosystem. A behavioural and RT-level model of the RSA cryptosystem was created. The authors focus particularly on the behavioural model. The behavioural model is fully parameterized and was synthesized for keys of two lengths and several clock speeds. The paper encloses sunthesis results regarding area and performance in meaning of time needed to pass the whole computation cycle. Basing on them a comparison is carried out for behavioural and RT-level implementation.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.