Wyniki wyszukiwania - BazTech

1

Inkrementacyjne sekwencje adresowe o niskim narzucie sprzętowym w dwuprzebiegowych testach krokowych

Mrozek I., Yarmolik S. V.

Elektronika : konstrukcje, technologie, zastosowania

|

2012

|

Vol. 53, nr 10

133-135

PL

Jednokrotna realizacja testu krokowego charakteryzuje się stałym i stosunkowo niskim pokryciem uszkodzeń szczególnie w odniesieniu do uszkodzeń uwarunkowanych zawartością. Jedną z technik umożliwiających zwiększenie pokrycia uszkodzeń jest technika wielokrotnego wykonania testu przy zmiennych warunkach początkowych. Kluczowymi warunkami początkowymi mającymi decydujący wpływ na pokrycie uszkodzeń w wieloprzebiegowych testach krokowych jest początowa zawartość pamięci i użyte sekwencje adresowe. W artykule rozważone są dwuprzebiegowe sesje testowe pamięci RAM wykorzystujące w swej istocie mechanizm zmiennych sekwencji adresowych. Literatura dziedziny jasno wskazuje, iż różne sekwencje adresowe mogą prowadzić do zróżnicowanej wydajności procesu testowania. Niezmiernie ważnym problemem jest zatem wybranie odpowiednich sekwencji adresowych uwzględniając przy tym nie tylko pokrycie uszkodzeń ale również koszt wygenerowania tych sekwencji. W publikacji skupiono się zatem na sekwencjach adresowych, których implementacja charakteryzuje się bardzo niskim narzutem sprzętowym. Dlatego przeanalizowano dwuprzebiegowe testy krokowe wykorzystujące inkrementacyjne sekwencje adresowe wygenerowane odpowiednio w oparciu o współczynnik q=1 i q=2.

EN

Conventional memory tests based on only one run have constant and low faults coverage especially for Pattern Sensitive Faults (PSF) To increase faults coverage the multiple run March test algorithms have been used. In a case of multiple memory test execution the consecutive memory address sequences and their relations or optimal set of backgrounds are very important to achieve high fault coverage. In the paper we will focus on short, effective and with low hardware overhead memory test procedures suitable especially for BIST systems Therefore we will analyze two run march tests with address decimation with index q=2, which seems to be easiest to implement as multiple run march test.

2

Obfuskacja - narzędzie zabezpieczające prawa autorskie do projektów sprzętowych

Brzozowski M., Yarmolik S. V.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

477-479

PL

Oprogramowanie jest coraz częściej rozpowszechniane w postaci kodu źródłowego. W niezabezpieczonym kodzie łatwo jest dokonać modyfikacji a następnie włączyć w ,,nowej'' formie w inny projekt (produkt). Powstało wiele technik i narzędzi zabezpieczających przed kradzieżą oprogramowania takich jak znaki wodne lub odciski palca [1, 2]. Jedną z metod ochrony praw autorskich, zabezpieczającą przeciwko nieautoryzowanemu wykorzystaniu kodu, jest obfuskacja. Proces ten sprawia, że kod źródłowy staje się nieczytelny i trudny w analizie aczkolwiek nadal posiada wszystkie poprzednie właściwości funkcjonalne. W artykule przedstawimy techniki obfuskacji dla sprzętowego języka VHDL (Very High Speed Integrated Circuit Hardware Description Language) oraz przykłady ich zastosowania w ochronie praw autorskich ze zwróceniem szczególnej uwagi na optymalność zabezpieczonego kodu źródłowego.

EN

Software is more and more frequently distributed in form of source code. Unprotected code is easy to alter and build in others projects. One of the method for protection against attacks on intellectual rights is obfuscation, a process that makes software unintelligible but still functional. In this paper we review several generic techniques of obfuscation VHDL (Very High Speed Integrated Circuit Hardware Description Language) code and present a set of them for designs protection witch focusing on code optimalization. We are going to describe some related experimental work.

3

Zmniejszanie poboru mocy w samotestujących układach cyfrowych

Puczko M., Murashko I., Yarmolik S. V.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

3-5

PL

W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.

4

Optymalne adresowanie pamięci przy wykorzystaniu usterek uwarunkowanych zawartością (PSF)

Sokół B., Yarmolik S.V.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

41-43

PL

Celem niniejszej publikacji jest zaprezentowanie nowych algorytmów i technik testowania pamięci bazując na transparentnych testach pamięci. Niniejsza publikacja dotyczy problemu wykrywania usterek pamięci uwarunkowanych zawartością (ang. pattern sensitive faults - PSF). Zawarte w pracy informacje pokazują efektywność użycia testów krokowych przy wykrywaniu pasywnych usterek PSF (passive pattern sensitive faults PPSF). Zbadano efektywność wielokrotnego użycia testów krokowych do wykrywania wyżej wymienionych usterek PPSF oraz przeanalizowano optymalny wybór adresu startowego.

EN

The goal of this paper is to propose new algorithms and techniques for memory testing based on transparent memory tests. This paper deals with memory pattern sensitive faults detection problem. It shows the efficiency of using march tests for detection memory passive pattern sensitive faults. Also it shows the efficiency of multiple runs of march tests for detection PPSF's and analyzes the optimal address seeds.