PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 18

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Dual synthesis of Petri net based application specific logic controllers with increased safety
Tkacz J., Bukowiec A., Adamski M.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2016
|
Vol. 64, nr 3
467--478
EN
In the paper, design flow of the application specific logic controllers with increased safety by means of Petri nets is proposed. The controller architecture is based on duplicated control unit and comparison results from both units. One specification of control algorithm is used by means of Petri net for both units. The hardware duplication is obtained during dual synthesis process. This process uses two different logic synthesis methods to obtain two different hardware configurations for both control units. Additionally, the dual verification is applied to increase reliability of the control algorithm. Such design flow simplifies the process of realization of control systems with increased safety.
2
Content available Partial Reconfiguration in the Field of Logic Controllers Design
Doligalski M., Bukowiec A.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
351-356
EN
The paper presents method for logic controllers multi context implementation by means of partial reconfiguration. The UML state machine diagram specifies the behaviour of the logic controller. Multi context functionality is specified at the specification level as variants of the composite state. Each composite state, both orthogonal or compositional, describes specific functional requirement of the control process. The functional decomposition provided by composite states is required by the dynamic partial reconfiguration flow. The state machines specified by UML state machine diagrams are transformed into hierarchical configurable Petri nets (HCfgPN). HCfgPN are a Petri nets variant with the direct support of the exceptions handling mechanism. The paper presents placesoriented method for HCfgPN description in Verilog language. In the paper proposed methodology was illustrated by means of simple industrial control process.
3
Content available Implementation of Algorithm of Petri Nets Distributed Synthesis into FPGA
Bukowiec A., Tkacz J., Gratkowski T., Gidlewicz T.
International Journal of Electronics and Telecommunications
|
2013
|
Vol. 59, No. 4
317-324
EN
In the paper an implementation of algorithm of Petri net array-based synthesis is presented. The method is based on decomposition of colored interpreted macro Petri net into subnets. The structured encoding of places in subnets is done of using minimal numbers of bits. Microoperations, which are assigned to places, are written into distributed and flexible memories. It leads to realization of a logic circuit in a twolevel concurrent structure, where the combinational circuit of the first level is responsible for firing transitions, and the second level memories are used for generation of microoperations. This algorithm is implemented in C# and delivered as a stand alone library.
4
Content available Rozproszony system sterowania o architekturze GALS projektowany z wykorzystaniem sieci Petriego
Bukowiec A.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 6
502-505
PL
W artykule omówiona została architektura rozproszonego systemu sterowania zbudowanego z konfigurowalnych struktur FPGA. System specyfikowany jest z wykorzystaniem sieci Petriego. Następnie poddawany jest dekompozycji na składowe automatowe z wykorzystaniem algorytmów kolorowania sieci Petriego. Każda składowa implementowana jest niezależnie w oddzielnym układzie FPGA. Aby umożliwić komunikację pomiędzy poszczególnymi składowymi zastosowano architekturę globalnie asynchroniczną lokalnie synchroniczną (GALS). Każda podsieć synchronizowana jest lokalnym sygnałem zegarowym. Komunikacja pomiędzy poszczególnymi podsieciami zrealizowana jest asynchronicznie z wykorzystaniem dodatkowych sygnałów.
EN
The paper presents a new architecture of the distributed specific control system built with FPGA devices. The control algorithm specification is made with use of the control interpreted Petri net. It allows specifying parallel processes in easy way. Next, such a Petri net is decomposed into a set of state-machine type subnets. For this purpose there are applied algorithms of coloring of Petri nets. In this case, each subnet represents one parallel process. Each subnet is independently implemented in different FPGA device. To ensure communication between all subnets, there is used globally asynchronous locally synchronous (GALS) architecture of the whole control system. Each subnet is synchronized by a local clock signal. The global communication between components is buffer-based via additional signals. These signals are generated in particular subnets and they are distributed to other ones. During the synthesis process places of each state-machine subnet are encoded by a minimal-length binary vector. This encoding allows a realization of a microoperation decoder with use of embedded memory blocks of the FPGA device. It leads to balanced usage of all kinds of logic resources of the FPGA device.
5
Content available UML Modelling in Rigorous Design Methodology for Discrete Controllers
Łabiak G., Adamski M., Doligalski M., Tkacz J., Bukowiec A.
International Journal of Electronics and Telecommunications
|
2012
|
Vol, 58, No. 1
27-34
EN
The paper presents an application of UML technology in a discrete system development process. In the process at the analysis stage UML diagrams are fundamental tool. The outcome of this stage is a basis for formal models exploited at the design stage, where the design is symbolically verified and treated as a rule-based system. Two formal models of good graphical appeal are proposed: Petri nets and state machine diagrams. Both are heavily using Boolean expressions what makes that design can easily be implemented in modern programmable structures.
6
Content available Synthesis of Macro Petri Nets into FPGA with Distributed Memories
Bukowiec A., Adamski M.
International Journal of Electronics and Telecommunications
|
2012
|
Vol. 58, No. 4
403-410
EN
In this paper a new method of Petri net array-based synthesis is proposed. The method is based on decomposition of colored interpreted macro Petri net into state machine subnets. Each state machine subnet is determined by one color. During the decomposition process macroplaces are expanded or replaced by doublers of macroplace. Such decomposition leads to parallel implementation of a digital system. The structured encoding of places is done by using minimal numbers of bits. Colored microoperations, which are assigned to places, are written into distributed and flexible memories. It leads to realization of a logic circuit in a two-level concurrent structure, where the combinational circuit of the first level is responsible for firing transitions, and the second level memories are used for generation of microoperations. Such an approach allows balanced usage of different kinds of resources available in modern FPGAs.
7
Content available Synthesis of FSMs Based on Architectural Decomposition with Joined Multiple Encoding
Bukowiec A.
International Journal of Electronics and Telecommunications
|
2012
|
Vol, 58, No. 1
35-41
EN
The method of synthesis of the logic circuit of finite state machine (FSM) with Mealy's outputs is proposed in this paper. Proposed method is based on the innovate encoding of microinstructions split into subsets. Code of microinstruction is represented as a part of current state code and code of microinstruction inside of current subset. It leads to realization of FSM as s double-level structure. It leads to diminishing of number of variables required for encoding of microinstructions. Such approach permits to decrease the number of required outputs of combinational part of FSM.
8
Content available remote Synteza blokowa automatów stanów z zastosowaniem łącznego kodowania wielokrotnego
Bukowiec A.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 11
150-153
PL
W artykule zostanie przedstawiona metoda syntezy skończonych automatów stanów z wyjściami typu Mealy'ego do struktur programowalnych. Metoda bazuje na wielokrotnym kodowaniu mikroinstrukcji podzielonych na podzbiory w oparciu o aktualny stan. Dodatkowo podzbiory te są łączone ze sobą w pary tak aby można je było zidentyfikować poprzez wykorzystanie niepełnego kodu. Prowadzi to do realizacji układu cyfrowego automatu z wykorzystaniem struktury dwupoziomowej.
EN
The method of synthesis of Mealy FSMs into FPGAs is proposed. Synthesis is based on the structural decomposition and the multiple encoding. There is proposed an innovation of microinstruction encoding that is called joined multiple encoding. A set of microinstruction is divided into subsets based on a current state. Then, subset are joined into pairs. Each pair is identified base on a part of state code. Next, microinstruction are encoded separately in each pair of subsets.
9
Dekompozycja skończonych automatów stanów
Bukowiec A.
Metody Informatyki Stosowanej
|
2010
|
nr 2 (23)
5-13
PL
Celem tego artykułu było przedstawienie i omówienie algorytmu partycjonowania skonczonych automatów stanów i narzedzia CAD, które go implementuje. Algorytm został zilustrowany w pełni działajacym przykładem. W dalszych pracach należałoby się skupić nad opracowaniem algorytmów umożliwiających automatyczne uzyskanie zbioru podziału. W tym celu należy jednak przetworzyć dodatkowe informacje takie, jak wymagany czas wykonania, czy prawdopodobieństwo wystąpienia przejścia. Implementacja takiego algorytmu może być bardzo złożona i należy rozważyc zastosowanie algorytmów genetycznych lub systemu wnioskujacego do tego celu.
EN
Popular way for realization of control units are finite state machines. Up-to-date control unit circuits very often are implemented using PLDs. Microprocessors can be also considered as a solution taking costs into account. But very often microprocessors are too slow for realization control units of digital systems. The partitioning of state machines can be a solution for this problem allowing a parallel execution of state machines, keeping performance and cost at adequate levels. In this case, the time critical part of the control unit can be implemented in fast FPGA device and other parts can be realized by cheaper platforms. The problems and algorithms of partitioning of state machines are discussed in this paper. A CAD tool for partitioning implementing the proposed algorithm is also presented.
10
Content available remote Implementacja skończonych automatów stanów do struktur FPGA z wielokrotnym kodowaniem stanów
Bukowiec A., Barkalov A.
Przegląd Elektrotechniczny
|
2009
|
R. 85, nr 7
185-188
PL
Przedstawiona metoda syntezy skończonych automatów stanów do struktur FPGA jest oparta o dekompozycję blokową i wielokrotne kodowanie. Stany automatu zostają podzielone na podzbiory i zakodowane oddzielnie w każdym z nich. Następnie stan jest dekodowany w układzie drugiego poziomu. Prowadzi to do realizacji układu logicznego automatu w strukturze dwupoziomowej. Rozwiązanie takie zapewnia zbalansowane wykorzystanie dostępnych zasobów sprzętowych w nowoczesnych układach FPGA.
EN
The method of implementation into FPGAs of Mealy FSMs is proposed. Synthesis is based on the architectural decomposition and the multiple encoding. A set of states is divided into subsets based on a current state or a currently executed microinstruction. The state is decoded in the second-level circuit. It leads to implementation of an FSM in double-level structure where LUTs and memory blocks are utilized. It leads to balanced usage of hardware resources of an FPGA device.
11
Wielokrotne kodowanie stanów i mikroinstrukcji automatów implementowanych w strukturach FPGA
Bukowiec A., Barkalov A.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 10
35-37
PL
W artykule przedstawiono metody syntezy skończonych automatów stanów do struktur FPGA z zastosowaniem dekompozycji strukturalnej i wielokrotnego kodowania. Stany automatu oraz mikroinstrukcje są dzielone na podzbiory i kodowane oddzielnie w każdym z nich. Następnie są one dekodowane w układzie drugiego poziomu. Prowadzi to do realizacji układu logicznego automatu w strukturze dwupoziomowej. Rozwiązanie takie zapewnia zbalansowane wykorzystanie dostępnych zasobów sprzętowych, takich jak tablice LUT i osadzone bloki pamięci, w nowoczesnych układach FPGA.
EN
There are presented methods of synthesis of automata into FPGAs with architectural decomposition and multiple encoding in this article. States and microinstructions are divided into subsets and they are encoded separately in each subset. Next, they are decoded in the second level circuit. It leads to realization of logic circuit of automaton in double-level structure. It leads to balanced utilization of available hardware resources, like LUTs and embedded memory blocks, of modern FPGA devices.
12
Content available remote Structural decomposition of finite state machines
Bukowiec A., Barkalov A.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 2
243-267
EN
New architectures of FPGA devices combine different type of logic elements like look-up tables, flip-flops and memory blocks. But standard synthesis methods utilize only look-up tables and flip-flops and it makes that device utilization is not optimal one. Methods of synthesis and implementation of Mealy finite state machines into FPGAs there are presented in this article. Synthesis methods are based on the architectural decomposition of logic circuit of FSM and multiple encoding of some its parameters. Architectures of such designed structures are based on existence of decoders as second-level circuits. There is also proposed hardware implementation into FPGAs of developed multi-level structures. The hardware implementation is based on an implementation with use of look-up tables and memory blocks together. The combinational circuit and the register are implemented with use of logic blocks, like in standard realizations. While, decoders are implemented with use of memory blocks. Such realization leads to balanced and rational usage of hardware resources of modern FPGA devices.
13
Content available Realizacja rejestru wyjściowego w układzie cyfrowym automatu z liniowym przekształceniem mikroinstrukcji
Bukowiec A., Barkalov A. A.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
565-568
PL
W artykule została omówiona budowa oraz implementacja w strukturze FPGA rejestru wyjściowego w układzie cyfrowym skończonego automatu stanów z wyjściami typu Mealy'ego przy zastosowaniu liniowego przekształcenia mikroinstrukcji. Przy zastosowaniu liniowego przekształcenia mikroinstrukcji wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane są szeregowo. W sytuacji gdy nie zaburzy to działania całego systemu może zostać zastosowany rejestr wyjściowy zbudowany z przerzutników typu D, jednak w sytuacji kiedy wymagane jest aby wszystkie mikrooperacje wchodzące w skład jednej mikroinstrukcji generowane były równolegle niezbędne jest zastosowanie specjalnej organizacji rejestru wyjściowego. Zaproponowany w artykule rejestr zapamiętuje kolejne mikrooperacje wchodzące w skład jednej mikroinstrukcji a po załadowaniu ostatniej mikrooperacji wystawia na wyjściu całą mikroinstrukcję. Taki stan wyjść utrzymywany jest aż do momentu całkowitego zapisania kolejnej mikroinstrukcji, która pojawi się na wyjściu dopiero po jej całkowitym zapisaniu w rejestrze. W celu identyfikacji końca mikroinstrukcji wprowadzony jest dodatkowy sygnał, który ustawiany jest jednocześnie wraz z ostatnią mikrooperacją wchodzącą w skład danej mikroinstrukcji.
EN
In this paper, the structure and implementation into FPGA device of output register of digital circuit of finite state machine with Mealy outputs and applied verticalization of microinstructions is described. After verticalization of microinstructions all microoperations from this microinstruction are generated serially. If such manipulation do not affect properly working of whole system there can be applied regular output register be means of D type flip-flops. In the case, when there is required parallel execution of all microoperations there is also required applying of special architecture of output register. The proposed architecture of output register is build up two levels of registers. The register (T type) of first level remember serially generated microoperations from one microinstruction. When whole microinstruction is written into this register then it is stored in the register (D type) of second level. Value of the register of second level is not changed until next microinstruction is fully written. The end of microinstruction is indicated by special additional signal y0. It is generated parallel with last microoperation from particular microinstruction. This signal is used to store whole microinstruction in the register of second level and to reset the register of first level.
14
Content available Synteza skończonych automatów Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikrooperacji.
Bukowiec A.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
27-29
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów do generowania kolejnych adresów mikrooperacji wykorzystany zostaje licznik. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy'ego z kodowaniem kompatybilnych mikrooperacji. W artykule zaproponowana również została metoda syntezy z wykorzystaniem powyższych przekształceń. Metoda ta została zilustrowana przykładem.
EN
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a counter for generation of microoperations addresses. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
15
Content available Synteza automatów stanów typu Mealy'ego z liniowym przekształceniem sieci działań i adresowaniem mikroinstrukcji
Bukowiec A., Barkalov A. A.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
115-117
PL
W referacie została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych w programowalnym układzie matrycowym do implementacji skończonego automatu stanów (FSM) z wyjściami typu Mealy'ego. Zaproponowana metoda oparta jest na liniowym przekształceniu początkowej sieci działań. W rezultacie takiego przekształcenia wszystkie mikrooperacje w przekształconej sieci działań stają się kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Dodatkowo w celu zachowania tej samej liczby stanów zastosowano adresowanie mikroinstrukcji. Adres mikroinstrukcji generowany jest przez układ kombinacyjny automatu, następnie dekoder generuje mikrooperację na podstawie adresu mikroinstrukcji i kodu mikrooperacji, generowanego przez licznik mikrooperacji. Metoda ta zapewnia zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z tą samą charakterystyką automatu Mealy`ego z kodowaniem klas kompatybilnych mikrooperacji.
EN
The method of decreasing of logic amount in programmable device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of flow chart. As a result of verticalization all microoperations are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. Additionally, there is used a register for microinstruction addresses and a counter for generation of code of microoperation. This manipulation allows to secure the same number of states like for algorithm before verticalization. This method permits to minimize number of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
16
Przykład zaangażowania środowisk zawodowych i społecznych w proces przygotowania planów gospodarowania wodami
Chammas B., Bukowiec A.
Gospodarka Wodna
|
2007
|
Nr 12
496-500
PL
Regionalny Zarząd Gospodarki Wodnej w Krakowie przystąpił do kolejnego etapu sporządzania planów gospodarowania wodami, jakim jest identyfikacja najistotniejszych problemów związanych z wodą i środowiskiem wodnym na swoim obszarze działania. Postanowił zaprosić do wspólnej identyfikacji tych problemów członków Rady Gospodarki Wodnej Regionu Wodnego Górnej Wisły oraz Stałej Komisji ds. Udziału Społeczeństwa. Ciała te skupiają łącznie 46 osób reprezentujących interesy zarówno władz lokalnych i regionalnych, jak i różnych środowisk zainteresowanych użytkowaniem wód na obszarze działania RZGW w Krakowie, łącznie z ekologicznymi organizacjami pozarządowymi. W trakcie spotkania w Dobczycach wypracowana została lista istotnych problemów gospodarki wodnej uszeregowanych według ważności występowania w poszczególnych regionach wodnych.
EN
The Regional Water Management Board in Krakow started a subsequent stage of preparing water management plans, i.e. identification of the most eminent problems related to the water and to the water environment in the area of its activity. It decided to invite for common identification members of the Upper Vistula Water Region Water Management Board and of the Permanent Committee for Social Participation. Those authorities consist of jointly 46 people representing the interests of local authorities and of different environments interested in using waters on the territory of the Regional Water Management Board's in Krakow activity, including ecological non-governmental organisations. During the meeting in Dobczyce a list of important problems of water management was prepared, following the order of importance of occurrence in different water regions.
17
Synteza skończonych automatów stanów z zastosowaniem szeregowego przekształcenia mikroinstrukcji
Bukowiec A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
35-37
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Mealy'ego w matrycowym układzie programowalnym. Zaproponowana metoda oparta jest na szeregowym przekształceniu mikroinstrukcji. W rezultacie takiego zabiegu wszystkie mikrooperacje w nowo powstałej tablicy przejść-wyjść automatu będą kompatybilne. Umożliwia to zakodowanie każdej mikrooperacji za pomocą binarnego kodu na możliwie minimalnej liczbie bitów. W sytuacji takiej do implementacji systemu mikrooperacji potrzebny jest tylko jeden dekoder. Metoda ta pozwala na zmniejszenie liczby wyjść części kombinacyjnej automatu Mealy'ego w porównaniu z realizacją jako automat Mealy'ego z kodowaniem klas kompatybilnych mikrooperacji.
EN
The method of decreasing of logic amount in FPGA device implementing the logic circuit of finite state machine (FSM) is proposed. Method is based on verticalization of microinstructions. As a result of verticalization all microoperations of direct structural table (DST) are compatible ones. It permits to encode each microoperation by code with minimal possible number of bits. In this case only one decoder is used for implementation of the microoperations system. This method permits to minimize an amount of outputs of the combinational part of Mealy FSM in comparison with the same characteristic of Mealy FSM with encoding of fields of compatible microoperations.
18
Synthesis of Mealy Finite States machines for interpretation of verticalized flow-charts
Barkalov A., Bukowiec A.
Informatyka Teoretyczna i Stosowana
|
2005
|
R. 5, nr 8
39-51
EN
A method of improving of characteristics of Mealy FSM with encoding of the fields of the compatible microoperations is proposed. Method is based on verticaIization of initial flow-chart that permits to reach the fuli compatibility of all microoperations. In this case only one decoder in needed to implement the system of FSM microoperations. The organization of FSM logic drcuit with register for microinstruction code and counter for microoperation code is shown. Method of drcuit synchronization using specjal signal is proposed. Method of microoperation encoding, that permits to decrease required logic for decoder, is also proposed. An example of proposed method application is given.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.