PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 31

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available Pipelined architecture of a chaotic pseudo-random number generator in a Cyclone V SoC device
Dąbal P., Pełka R.
Measurement Automation Monitoring
|
2015
|
Vol. 61, No. 7
287--289
EN
In this paper, we present a novel, optimized microarchitecture of a pseudo-random number generator (PRNG) based on the chaotic model with frequency dependent negative resistances (FDNR). The project was focused on optimization of the PRNG architecture to achieve the highest possible output throughput of the generated pseudo-random sequences. As a result we got a model of the pipelined PRNG that was implemented in Cyclone V SoC from Altera and verified experimentally. All versions of the PRNG were tested by standard statistical tests NIST SP800-22. In addition, we also provide a brief comparison with the PRNG implementation in SoC from Xilinx.
2
Content available Effect of adding furnace ash from bituminous coal combustion to soil on phytoavailability of selected metals
Antonkiewicz J., Jasiewicz C., Kępka W., Kowalewska A., Pełka R., Losak T., Hlusek J.
Inżynieria i Ochrona Środowiska
|
2015
|
T. 18, nr 4
405--422
EN
The research on the effect of furnace ash from bituminous coal combustion on the uptake of Cr, Cu, Ni, Fe, Mn, Al by maize (Zea mays L.) was conducted under conditions of a three-year pot experiment. The arable soil in the pot experiment was amended with furnace ash in the amount of 23.33 g·pot‒1 (corresponding to 20 t·ha‒1) and with increasing doses of cadmium (3÷15 mg·kg‒1 soil DM). Application of ash and cadmium in the amount of 3÷5 mg·kg‒1 DM to the soil had a significant effect on the increase in the yield of above-ground parts and roots of maize. Application of subsequent doses of cadmium (7.5÷15 mg·kg‒1) caused a considerable reduction in the yield of the tested plant. The research shows that the applied furnace ash reduced the depression in yielding of maize. Introduction of furnace ash to cadmium-contaminated soil caused an increase in the content of Cr, Fe, Ni, Cu and Al in maize biomass and a decrease in the content of Mn in maize. Among the studied metals, Mn was translocated from roots to above-ground parts the most efficiently, and Al - the least efficiently, evidence of which are the highest values of the translocation factor for Mn, and the lowest values for Al. The research showed that ash introduced to cadmium-contaminated soil did not immobilize the above-mentioned metals, and thereby did not reduce the phytoavailability. In general, contamination of the soil with cadmium and introduction of ash stimulated uptake of the metals by maize. We observed that roots took up more Cr, Fe, Ni and Al, whereas above-ground parts of maize took up more Mn and Cu. The lowest uptake of the studied metals by maize was observed in the treatment where only furnace ash was applied.
PL
Badania nad wpływem popiołu paleniskowego z węgla kamiennego na pobieranie Cr, Cu, Ni, Fe, Mn, Al przez kukurydzę (Zea mays L.) przeprowadzono w warunkach trzyletniego doświadczenia wazonowego. W doświadczeniu wazonowym zastosowano do gleby uprawnej popiół paleniskowy, w ilości 23,33 g·wazon‒1, odpowiadającej 20 t·ha‒1, oraz wzrastające dawki kadmu, w ilości 3÷15 mg·kg‒1 s.m. gleby. Zastosowanie popiołu oraz kadmu w ilości 3÷5 mg·kg‒1 s.m. do gleby wpłynęło istotnie na zwiększenie plonu części nadziemnych i korzeni kukurydzy. Natomiast zaaplikowanie kolejnych dawek kadmu (7,5÷15 mg·kg‒1) spowodowało istotne obniżenie plonu testowanej rośliny. Z badań wynika, że zaaplikowany popiół paleniskowy zmniejszył depresję plonowania kukurydzy. Wprowadzenie popiołu paleniskowego do gleby zanieczyszczonej kadmem wpłynęło na zwiększenie zawartości Cr, Fe, Ni, Cu i Al w biomasie kukurydzy, natomiast wpłynęło na zmniejszenie zawartości Mn w kukurydzy. Spośród badanych metali najłatwiej był przemieszczany z korzeni do części nadziemnych Mn, a najsłabiej Al, o czym świadczą największe wartości współczynnika translokacji dla Mn, a najmniejsze wartości dla Al. Z badań wynika, że popiół wprowadzony do gleby zanieczyszczonej kadmem nie wpłynął na immobilizację wyżej wymienionych metali, a tym samym nie ograniczył fitoprzyswajalności. Generalnie zanieczyszczenie gleby kadmem i wprowadzenie popiołu stymulowało pobieranie metali przez kukurydzę. Stwierdzono większe pobranie Cr, Fe, Ni i Al przez korzenie, natomiast Mn i Cu przez części nadziemne kukurydzy. Najmniejsze pobranie badanych metali przez kukurydzę zarejestrowano w obiekcie, w którym zastosowano wyłącznie popiół paleniskowy.
3
Content available Implementacja pakietu testów statystycznych do badania generatorów pseudolosowych w układzie programowalnym
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
459--461
PL
W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do analizy statystycznej z użyciem pakietu NIST SP800-22 binarnych sekwencji pochodzących z implementowanych chaotycznych generatorów pseudolosowych. Omówiono sposób implementację pakiet testów NIST oraz wskazano potencjalne możliwości zrealizowania wybranych operacji sprzętowo. Kompletny system zajmuje 4% przerzutników i 19% bloków LUT dostępnych w układzie XC7Z020. Zastosowanie proponowanych mechanizmów pozwoliło na uzyskanie wydajności na poziomie 100 Mb/s.
EN
This paper presents the concept, design and experimental results of a SoCbased microsystem with Zynq device from Xilinx, for statistical testing of bit-streams from pseudo-random bit generators (PRBGs). In order to detect any symptoms of non-random behavior of PRBGs, we apply the commonly used statistical tests proposed by NIST as a standard package SP800-22. Five basic tests out of 15 tests from the NIST package have been converted from PC platform and adopted to specific embedded ARM architecture. Key elements of statistical analysis are performed by a dedicated analyzer implemented in programmable logic while the other functions are executed by an integrated dual-core processor. The complete microsystem uses 4% of flip-flops and 19% of LUTs available in the XC7Z020 SoC device. The operation of the microsystem has been optimized by assumption of fixed confidence level of statistical tests and constant data sample size equal to 220. Using these values we get the maximum throughput of data analysis at the level of 100 Mbps. The proposed system may be used for real-time analysis and tracing of pseudo-random binary sequences obtained from integrated PRBGs. This feature is an important improvement in statistical testing of high bit-rate data streams since conventional NIST tests running on the PC platform can be executed in the off-line mode only. Our further work will be focused on the implementation of some other tests from the NIST package and speedup techniques based on multiple bit analysis in a single clock cycle.
4
Content available Implementacja algorytmu rozpoznawania twarzy z użyciem metody analizy głównych składowych w układzie SoC
Wujek P., Pełka R.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
423--425
PL
W artykule przedstawiono koncepcję oraz realizację sprzętową mikrosystemu do rozpoznawania twarzy z użyciem metody PCA (Principal Component Analysis) [1-3]. Jako platforma sprzętowa użyty został układ programowalny SoC z rodziny Zynq firmy Xilinx [4]. Realizacja PCA polega na zbudowaniu bazy danych w oparciu o obrazy źródłowe a następnie dopasowaniu poszukiwanej twarzy w bazie danych. W artykule przedstawiono implementację programową w środowisku MATLAB/PC oraz implementację w układzie SoC. Obydwie implementacje przetestowano i przebadano pod względem złożoności oraz szybkości działania. Przedstawiono również ich zalety i wady.
EN
This paper describes the design and implementation of the integrated microsystem for face recognition in digital images, based on a new SoC Zynq from Xilinx [4]. Zynq is a new class of SoCs which contains an industry-standard ARM dual-core Cortex-A9 processing system and 28 nm programmable logic. Face recognition is performed by the well known PCA algorithm (Principal Component Analysis) [1-2]. The proposed microsystem creates database from a number of source images and then identifies faces by PCA fitness. The algorithm was implemented in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet with Zynq XC7Z020 SoC. Both versions of implementations were tested in terms of complexity and speed. It was proved that the hardware implementation worked properly and gave exactly the same results as a software algorithm running on the PC platform. Experimental tests of the PCA-based face recognition system were performed with the use of ORL database [6]. The hardware implementation is relatively slower but fast enough for most real applications of face detection systems in mobile, handheld terminals. Since the proposed microsystem is based on the embedded dual-core ARM Cortex A9 processor and uses Linux kernel it can be easily extended and connected to other digital devices using standard communication interfaces (including wireless channels).
5
Zastosowanie pseudolosowych generatorów chaotycznych do transmisji danych wrażliwych z użyciem magistral szeregowych
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 6
30-35
PL
Współczesne wymagania stawiane systemom telemetrycznym skupiają się na zapewnieniu niezawodnej i szybkiej transmisji informacji pomiędzy elementami sieci sensorycznej. W przypadku kiedy przesyłane dane są wrażliwe, ważnym aspektem staje się zapewnienie możliwości zabezpieczenia ich z użyciem znanych technik kryptograficznych. Powszechnie stosowane magistrale szeregowe takie jak: RS-232, SPI , I2C, CAN, LIN lub FlexRay, nie posiadają zaimplementowanych mechanizmów zapewniających poufność transmisji. W artykule zaproponowana została metoda szyfrowania strumieniowego z użyciem chaotycznego generatora pseudolosowego do generacji klucza strumieniowego wraz z protokołem komunikacji. Zweryfikowano za pomocą interfejsów RS-232, SPI oraz CAN możliwość poprawnej transmisji pomiędzy urządzeniami wyposażonymi w procesory z rdzeniem rodziny AVR Xmega, ARM Cortex oraz układu programowalnego SoC Zynq. Otrzymane rezultaty pozwoliły na wskazanie korzyści i kosztów wynikających z zastosowanej metody zabezpieczenia danych wrażliwych z użyciem chaotycznych generatorów pseudolosowych w sieciach sensorycznych.
EN
Present requirements for telemetric systems are focused on providing reliable and rapid transmission of information between components of sensory networks. Development of the system implies the need for using reliable means of communication between system components. In case when transmitted data is sensitive, it becomes an important issue to ensure the ability to secure them by using various cryptographic techniques. Commonly used serial buses such as: RS-232, SPI , I2C, CAN, LIN or FlexRay, do not have implemented mechanisms ensuring confidentiality of transmissions. A method of stream encryption using chaotic pseudo-random bit generator for generating pseudo-random stream key was proposed, with communication protocol aimed to provide an opportunity to authenticate a device. As a test platform microcontrollers’ systems from STM and Atmel were selected, including AVR Xmega, ARM Cortex-M0, Cortex-M3, Cortex-M4, as well as the SoC Zynq type programmable system with Cortex-A9 core from Xilinx. In contrast to the implementation of cryptographic algorithms such as AES or DES, the proposed solution stands out thanks to its low memory requirements with a similar performance. The obtained results allowed to identify costs and benefits of the applied method of securing sensitive data by using chaotic pseudo-random bit generators in sensory networks.
6
High-speed chaotic pseudo-random number generator in programmable SoC device
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 12
6-9
EN
In this paper we propose a novel architecture of chaotic pseudo-random number generator (PRNG) based on the pipelined processing and frequency dependent negative resistances (FDNR). The design of PRNG has been optimized to achieve maximum output rate of pseudorandom sequences. The PRNG has been tested for 16-, 32-, 48-, and 64-bit precision of arithmetic by NIST 800-22 tests performed for each individual bit position. Then, the selected bit positions have been composed into the final output stream and verified by NIST test again. The PRNG has been implemented in programmable SoC device from Xilinx. Using the Zynq-7000 chip with 28-nm programmable logic and dual core ARM Cortex-A9 we get the maximum generation rate equal to 11.48 Gbps. An efficiency of the proposed approach in terms of maximum throughput and required logic resources has been compared with other implementations of chaotic PRNGs in programmable devices.
PL
W artykule zaproponowano nową architekturę chaotycznego generatora pseudolosowego opartą o potokową strukturę z oscylatorem wykorzystującym element FDNR. Projekt zoptymalizowano pod kątem uzyskania maksymalnej szybkości pracy. Korzystając z testu NIST 800-22 zbadano wszystkie możliwe pozycje bitowe dla konfiguracji o precyzji 16, 32, 48 i 64 bitów. Następnie na podstawie wyników wskazane zostały pozycje bitowe, z których utworzono słowa, a następnie poddano je analizie statystycznej. Generatory zostały zaimplementowane w układzie programowalnym SoC firmy Xilinx. Najwydajniejsze rozwiązanie pozwoliło na uzyskanie szybkości generacji równej 11.48 Gbps. Podano koszty implementacji zaproponowanego rozwiązania, a otrzymane wyniki porównano z innymi znanymi rozwiązaniami.
7
Content available Content of heavy metals and their fractions in soil in result of residual effect of waste materials
Antonkiewicz J., Kowalewska A., Pełka R.
Ecological Chemistry and Engineering. A
|
2014
|
Vol. 21, nr 4
439--452
EN
Analysed was the effect of various material supplements, ie municipal sewage sludge and various doses of ash-sludge and ash-peat mixtures on total content of heavy metals (Cr, Zn, Pb, Cu, Cd and Ni) and their fractions. Five fractions of heavy metals were determined in soil by means of Tessier’s method after competed three-year pot experiment on maize as the test plant. Application of ash-sludge and ash-peat mixtures to the soil influenced the increase in heavy metal content in soil but the amount of these metals did not exceed the standards established for arable soils. The pot experiment with maize revealed that the residual fraction played the main role in Cr, Zn and Pb accumulation, fraction bound to organic matter in Cu and Ni accumulation, whereas exchangeable and residual fraction in Cd accumulation. Heavy metal mobility (the sum of two first fractions) in the analysed ash-sludge and ash-peat mixtures supplied to the soil, irrespectively of applied extractant, was diversified and did not exceed the following values of total content: Cr – 0.39 %; Zn – 20 %, Pb – 13 %, Cu 10 %, Cd – 69 % and Ni – 4 %. The investigations have shown that cadmium was the best available to maize whereas chromium the least.
PL
Badano wpływ dodatku materiałów, tj. komunalnego osadu ściekowego, popiołu paleniskowego i torfu oraz różnych dawek mieszanin popiołowo-osadowych i popiołowo-torfowych na całkowitą zawartość metali ciężkich (Cr, Zn, Pb, Cu, Cd, Ni) oraz ich frakcje. Oznaczono pięć frakcji metali ciężkich w glebie metodą Tessiera po zakończonym trzyletnim doświadczeniu wazonowym z kukurydzą jako rośliną testową. Zastosowanie do gleby mieszanin popiołowo-osadowych oraz popiołowo-torfowych spowodowało zwiększenie zawartości metali ciężkich w glebie, ale zawartość tych metali nie przekraczała standardów ustalonych dla gleb uprawnych. W doświadczeniu wazonowym z kukurydzą stwierdzono, że główną rolę w magazynowaniu Cr, Zn i Pb odegrała frakcja rezydualna, a Cu i Ni frakcja związana z materią organiczną, natomiast Cd frakcja wymienna i rezydualna. Mobilność metali ciężkich (suma pierwszych dwóch frakcji) w badanych mieszaninach popiołowo-osadowych i popiołowo-torfowych wprowadzonych do gleby, niezależnie od zastosowanego ekstrahenta była zróżnicowana i w przypadku Cr nie przekraczała 0,39 %, Zn – 20 %, Pb – 13%, Cu – 10 %, Cd – 69 %, Ni – 4 % zawartości ogólnych. Z badań wynika, że największą dostępnością dla kukurydzy odznaczał się kadm, a najmniejszą chrom.
8
Content available A multifaceted model for software reliability prediction during testing
Pełka R.
Biuletyn Instytutu Systemów Informatycznych
|
2014
|
nr 13
25-36
EN
Analysis of software reliability plays an important role in quality assurance plan realization during software development. By monitoring changes of evaluated reliability in relation to quality objectives it is possible to analyze current situation in respect to agreed requirements and initiate appropriate actions when needed to secure fulfilling of the goals. The use of software reliability growth models as the only method for reliability evaluation seems to be too much simplified approach. Such approach, based solely on fault detection history, may in some circumstances be risky and lead to significantly wrong decisions related to the software validation process. Taking possible pros and cons into account the model described in this paper is proposed to use a number of additional information concerning the software being tested and the validation process itself, to produce more accurate outcomes from the reliability analysis. The produced outcome gives an appropriate feedback for a decision makers, taking into account assumed software development process characteristic. Integral part of the presented approach is devoted to reliability characteristics of a system being tested in parallel by several independent teams.
PL
Badanie niezawodności oprogramowania stanowi istotną część realizacji planu jakościowego w procesie produkcji oprogramowania. Poprzez monitorowanie zmian wartości prognozowanej niezawodności oprogramowania w odniesieniu do założonych celów jakościowych można dokonywać analizy bieżącej sytuacji oraz w razie konieczności podejmować kroki sprzyjające realizacji założonego planu. Wykorzystanie w celu predykcji niezawodności jedynie modeli wzrostu niezawodności oprogramowania, bazujących na historii wykrywania błędów w badanym oprogramowaniu, wydaje się być podejściem zbyt uproszczonym. Podejście to w pewnych okolicznościach realizacji procesu walidacji oprogramowania może być obarczone dużym błędem i wpływać na podejmowanie błędnych decyzji przez decydenta. W związku z tym, w zaproponowanym modelu wykorzystuje się szereg dodatkowych informacji o testowanym oprogramowaniu oraz samym procesie walidacji w celu uzyskania bardziej wiarygodnych efektów analizy niezawodnościowej, będących jednocześnie odpowiednią informacją zwrotną dla decydenta z punktu widzenia założonych realiów prowadzenia projektu programistycznego. Integralną część prezentowanego podejścia stanowi aspekt wyznaczania charakterystyk niezawodnościowych systemu testowanego równolegle przez kilka niezależnych zespołów.
9
Content available Mikrosystem z układem Zynq do dystrybucji strumienia danychz chaotycznych generatorów PRBG w sieci LAN
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
845--847
PL
W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
EN
This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
10
Content available Implementacja algorytmu detekcji twarzy w obrazach cyfrowych z układem SoC Zynq
Wujek P., Pełka R.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
809--811
PL
W artykule przedstawiono koncepcję i projekt mikrosystemu do detekcji twarzy w obrazach cyfrowych z użyciem układu programowalnego SoC z rodziny Zynq firmy Xilinx [1]. Algorytm detekcji twarzy polega na wyodrębnieniu podstawowych cech twarzy i określeniu ich położenia w obrazie. Przedstawiono wyniki implementacji programowej w środowisku MATLAB/PC oraz implementacji sprzętowej. Obie implementacje przebadano pod względem złożoności oraz szybkości działania. W realizacji sprzętowej uzyskano porównywalną szybkość detekcji/lokalizacji twarzy i ponad 10-krotnie krótszy czas wyodrębniania cech twarzy.
EN
In this paper there is presented the design of an integrated microsystem for face detection in digital images, based on a new SoC Zynq from Xilinx [1]. Zynq is a new class of SoCs which combines an industry-standard ARM dual-core Cortex-A9 processing system with 28 nm programmable logic. This processor-centric architecture delivers a comprehensive platform that offers ASIC levels of performance and power consumption, the ease of programmability and the flexibility of a FPGA. The proposed algorithm for face detection operates on images having the resolution of 640x480 pixels and 24-bit color coding. It uses three-stage processing: normalization, face detection/location [2] and feature extraction. We implemented the algorithm in a twofold way: (1) using MATLAB/PC, and (2) hardware platform based on ZedBoard from Avnet [3] with Zynq XC7Z020 SoC. Both implementations were examined in terms of complexity and speed. The hardware implementation achieved a comparable speed of face detection/location but was over 10-times faster while extracting the features of faces in digital images. A significant speedup of feature extraction results from the parallelized architecture of a hardware accelerator for calculation of mouth and eyes locations. The proposed microsystem may be used in low-cost, mobile applications for detection of human faces in digital images. Since the system is equipped with the Linux kernel, it can be easily integrated with other mobile applications, including www services running on handheld terminals with the Android operating system.
11
An automated method for statistical testing of FPGA-based pseudo-random generators
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2013
|
Vol. 54, nr 2
58-63
EN
This paper presents design and development of the system for automated testing of pseudo-random binary sequences produced by chaotic generators implemented in programmable devices. This task requires a large amount of computing resources due to the complex form of statistical tests. The proposed solution is a flexible, platform-independent integrated test-bed and can be extended by new modules. It has been proved, that the described system significantly simplifies testing of pseudorandom generators implemented in FPGA devices. Experimental results of 6 different architectures of pseudo-random generators implemented on Zynq, Spartan 6, Virtex 5 and Virtex 6 FPGA devices from Xilix have been presented. The overall test time for NIST test battery is about 8 times shorter than in a conventional method based on a single-computer test-bed.
PL
Artykuł prezentuje projekt i realizację zautomatyzowanego systemu do testów chaotycznych generatorów pseudolosowych sekwencji binarnych implementowanych w układach programowalnych. Ze względu na złożoną budowę testów statystycznych zadanie to wymaga dużej mocy obliczeniowej. Zaproponowane rozwiązanie jest elastyczne, niezależne od platformy sprzętowej i może być rozbudowywane o nowe moduły. Wykazano, że opisany system w znaczący sposób ułatwia testowanie generatorów ciągów pseudolosowych w układach FPGA. Podano wyniki eksperymentalne badań 6 różnych architektur generatorów pseudolosowych zaimplementowanych w układach rodzin Zynq, Spartan 6, Virtex 5 i Virtex 6 firmy Xilinx. Łączny czas wykonania zestawu testów NIST przy użyciu proponowanej metody jest krótszy 8-krotnie od czasu wykonania testu konwencjonalną metodą z pojedynczym komputerem.
12
Content available Analiza efektywności sprzętowych implementacji algorytmów detekcji twarzy w obrazach cyfrowych
Wujek P., Pełka R.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 7
581-583
PL
W artykule przedstawiono i porównano wyniki implementacji przykładowego algorytmu detekcji twarzy w obrazach cyfrowych na trzech platformach sprzętowych: z użyciem CPU (Matlab), w strukturze programowalnej FPGA z procesorem sprzętowym PowerPC [1], oraz z wykorzystaniem CPU z akceleracją GPU. Powyższe implementacje przebadano eksperymentalnie pod względem złożoności implementacji i szybkości działania poszczególnych fragmentów algorytmu. Porównano je ze sobą oraz przedstawiono najlepsze obszary zastosowań poszczególnych z nich.
EN
This paper describes comparison of hardware implementations of a face detection algorithm using three different platforms: (1) classic CPU implementation (Matlab), (2) implementation with use of programmable logic - FPGA with hardware processor PowerPC [1], and (3) CPU based version with GPU acceleration. These tree versions have been experimentally tested and compared in terms of the required hardware resources and operating speed, which is of great importance in most practical applications. We also discuss advantages and drawbacks of these three approaches to hardware implementation of face detection algorithms. In particular, we formulate some important conditions that the analyzed image must meet to obtain the optimum effectiveness of the face detection algorithm implemented on each platform. Finally, we show that use of GPU acceleration can take advantage of the classic CPU and parallel computing accessible to FPGA. The proposed solution of skin color detection time for the CPU with GPU acceleration is over 100 times shorter than that for the solution with the classical CPU. As a programmable device we have used FPGA Virtex-4 chip from Xilinx, and as a GPU accelerator we have utilized graphic card nVidia GeForce 8600 GT.
13
Content available Software Reliability Growth Models
Pełka R.
Biuletyn Instytutu Systemów Informatycznych
|
2012
|
nr 10
19-29
EN
History of research on reliability of software began in the early seventies of the last century. A significant progress of the work aimed at the construction of a mathematical model of software reliability growth has been performed since the first publication devoted to this subject was presented. Analysis of existing literature may lead to the conclusion that there is no universal solution which could be applied in every single case. However, it is possible to classify existing models, based on their characteristics such as data domain, the way to describe faults discovered during testing process, the way to express reliability, or other remaining assumptions, including mathematical concepts used in the evaluation process. This article presents an overview of existing solutions related to software reliability modelling, focusing on variety of aspects and methods used within this process.
PL
Historia badań nad niezawodnością oprogramowania sięga lat 70. ubiegłego wieku. Od momentu pojawienia się pierwszych publikacji poświęconych tej tematyce nastąpił znaczący rozwój i postęp prac mających na celu między innymi budowę matematycznego modelu umożliwiającego badanie wzrostu niezawodności oprogramowania w procesie jego testowania. Analizując dostępną literaturę, można dojść do wniosku, że nie istnieje rozwiązanie uniwersalne, które dałoby się zastosować w każdym przypadku. Możliwa jest natomiast klasyfikacja dostępnych modeli ze względu na cechy charakterystyczne poszczególnych rozwiązań, takie jak dziedzina danych, sposób opisu błędów pojawiających się w procesie testowania, sposób opisu niezawodności czy też pozostałych założeń, w tym narzędzi matematycznych wykorzystywanych w procesie ewaluacji. Artykuł ten przedstawia przegląd istniejących rozwiązań modelowania niezawodności oprogramowania, kładąc nacisk na różnorodność aspektów oraz metod wykorzystywanych w tym procesie.
14
Content available Układ SoC - FPGA do detekcji twarzy w obrazach cyfrowych
Wujek P., Pełka R.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
889-891
PL
W artykule przedstawiono wyniki badań dotyczących sprzętowej implementacji algorytmu detekcji twarzy w obrazach cyfrowych z wykorzystaniem układów programowalnych FPGA (Xilinx). Przeprowadzono symulację algorytmu w środowisku PC - Matlab. Przebadany wstępnie algorytm zaimplementowano w układzie FPGA Virtex-4. Wykonano badania eksperymentalne, w których porównano szybkość działania algorytmu w wersji programowej i sprzętowej oraz określono zajętość zasobów układu FPGA.
EN
In this paper there are presented recent results of the authors' work on implementation of face detection algorithms in digital images based on FPGA technology from Xilinx. There was considered a number of existing face detection methods, described in papers [1-3] to find out which one is the best for implementation in a single FPGA device. Then the authors proposed a modified algorithm for face detection that was tested using PC - MATLAB environment. The results of software simulations were used for appropriate adjusting of some essential parameters, according to the requirements of FPGA implementation (the basic limitation is a total number of FPGA resources). The main results of simulations are shown in Tab. 1. The final version of the algorithm was im-plemented in a Virtex-4 FPGA device and tested using a set of example digital images. An important advantage of the proposed SoC for face detection is its speed (2-4 times higher than that for software implementation, as it is shown in Tab. 2). Furthermore, this speed does not depend on the window size used in image analysis. There was also reported the final utilization of FPGA resources (Tab. 3). The experimental results obtained from laboratory tests of the proposed face detection algorithm implemented in a single FPGA device show that the hardware approach to face detection problem has important advantages: high speed, flexibility and relatively low requirements on the total number of FPGA resources.
15
Content available remote Wykorzystanie systemu wieloprocesorowego w kryptografii symetrycznej w układzie FPGA
Dąbal P., Pełka R.
Spektrum
|
2010
|
nr 5
V-XI
PL
Zaprezentowano algorytm przygotowania systemu wieloprocesorowego oparty na procesach programowych (softcore) PicoBlaze i MicroBlaze, przeznaczony do wykonywania blokowych algorytmów kryptograficznych. Szczególna uwaga została zwrócona na sposób komunikacji między procesorami. Dokonano weryfikacji, porównania złożoności logicznej oraz wymaganego czasu na stworzenie zaprezentowanych systemów. Zaproponowane rozwiązania wykorzystane zostało do realizacji obliczeń zorganizowanych w potok, które rozbite na elementarne podprogramy wykonywane były przez poszczególne procesory. Przedstawiona została zmodyfikowana architektura mikroprocesora PicoBlaze umożliwiająca ustalenie rozmiaru pamięci programu, RAM oraz stosu.
EN
Presented is a multiprocessor system preparation algorithm based on PicoBlaze and MicroBlaze soft processors, destined to making out the cryptographic block algorithms. Special attention is paid to the problem of an interprocessor communication. Made is verification and comparison of a logie complexity as well as the time needed to create the presented systems. Proposed solutions were used for realization of flow calculations which divided into elementary subprograms were carried out by individual processors. Presented is a modified architecture of a PicoBlaze microprocessor enabling size determination of a program memory, RAM and stack.
16
Content available Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
711-713
PL
W artykule przedstawiono wyniki badań dotyczących implementacji układów generatorów chaosu w układzie FPGA Virtex 5FXT. Podano opis oraz porównanie sposobów realizacji obliczeń, które umożliwiają generowanie chaotycznego ciągu liczb w zależności od przyjętych parametrów początkowych. Dokonano weryfikacji eksperymentalnej poprawności generowanych ciągów w zależności od przyjętej precyzji obliczeniowej.
EN
The paper presents results of a study on implementation of digital chaos generators in the FPGA Virtex 5FXT device. There are described three mappings: logistic, Hénon and Rössler. The impact of fixed-point number representation on precision was tested. All waveforms (chaotic series) were experimentally generated and their chaotic behaviour was checked. The second section presents the mappings used in experimental tests. Then there are described the reasons for choosing a particular type of arithmetic, a way of number representation, and tools used for project creation. Finally, there are given the results of experimental verification of chaos generators and there is described a version operating at the maximum frequency. In order to estimate the practical usefulness of the proposed chaos generator, the required amount of FPGA resources for different versions of generators was determined and compared. The maximum speed (frequency) of generators was also tested. A sample plot of the Henon attractor is shown in Fig. 4.1. At the end of the paper there is a brief comparison with similar solu-tions reported by other authors.
17
System kryptograficzny w układzie FPGA z szyfrowaniem strumieniowo-blokowym opartym na cyfrowym generatorze chaotycznym
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 12
22-25
PL
W artykule przedstawiono wyniki badań nad systemem kryptograficznym łączącym szyfr blokowy AES pracujący potokowo oraz strumieniowy wykorzystujący generator chaotyczny. System zaimplementowany w układzie FPGA Virtex 5 ma przepustowość równą 17,07 Mbps, czym wyróżnia się spośród innych znanych 8-bitowych rozwiązań. Zaproponowane rozwiązanie może być używane w systemach mobilnych dla zabezpieczenia transmisji w czasie rzeczywistym, w tym strumieni danych audio-video.
EN
This paper presents results of studies on the implementation of integrated cryptographic system combining an initial stream ciphering with block ciphering based on the AES algorithm. A novel architecture of fast, single-chip cryptosystem using pipelined AES engines combined with the initial stream cipher based on the digital chaos generator is proposed. The throughput of the system implemented in the Virtex 5 FPGA equals to 17.07 Mbps, and is much better than reported so far for the other low-cost, 8-bit FPGAbased architectures. This cryptosystem can be used in mobile electronic equipment for secure, real-time transmission of digital signals, including audio-video applications.
18
Content available Modele wzrostu niezawodności oprogramowania
Pełka R.
Biuletyn Instytutu Systemów Informatycznych
|
2010
|
nr 6
33-45
PL
Historia badań nad niezawodnością oprogramowania sięga lat 70. ubiegłego wieku. Od momentu pojawienia się pierwszych publikacji poświęconych tej tematyce nastąpił znaczący rozwój i postęp prac mających na celu między innymi budowę matematycznego modelu umożliwiającego badanie wzrostu niezawodności oprogramowania w procesie jego testowania. Analizując dostępną literaturę, można dojść do wniosku, że nie istnieje rozwiązanie uniwersalne, które dałoby się zastosować w każdym przypadku. Możliwa jest natomiast klasyfikacja dostępnych modeli ze względu na cechy charakterystyczne poszczególnych rozwiązań, takie jak dziedzina danych, sposób opisu błędów pojawiających się w procesie testowania, sposób opisu niezawodności czy też pozostałych założeń, w tym narzędzi matematycznych wykorzystywanych w procesie ewaluacji. W artykule przedstawiono przegląd istniejących rozwiązań modelowania niezawodności oprogramowania, kładąc nacisk na różnorodność aspektów oraz metod wykorzystywanych w tym procesie.
EN
History of research on reliability of software began on early seventies of the last century. A significant progress of the work aimed at construction of a mathematical model of software reliability growth has been performed since the first publication devoted to this subject was presented. Analysis of existing literature may lead to the conclusion that there is no universal solution which could be applied in every single case. However, it is possible to classify existing models, based on their characteristics such as data domain, way to describe faults discovered during testing process, way to express reliability, or other remaining assumptions, including mathematical concepts used in evaluation process. This article presents an overview of existing solutions related to software reliability modeling, focusing on variety of aspects and methods used within this process.
19
Content available Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
591-593
PL
W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
EN
The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
20
Content available Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
520-522
PL
W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
EN
In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.