Wyniki wyszukiwania - BazTech

1

Wybrane interfejsy chirurg-maszyna w strukturze systemu wizyjnego i sterowania telemanipulatorów chirurgicznych rodziny Robin Heart

Kostka P., Nawrat Z.

Pomiary Automatyka Robotyka

|

2012

|

R. 16, nr 2

420-423

PL

Przedstawiono nowe projekty interfejsu kontaktu chirurg-telemanipulator oraz sprzętowo-programowe rozwiązania w strukturze systemu sterowania opartego o reprogramowalne układy FPGA, umożliwiające włączenie zadajników do systemu Master-Slave telemanipulatora chirurgicznego Robin Heart. Badane i przedstawione w pracy zostały zadajniki bazujące zarówno na manipulacji za pomocą kończyny górnej, jak i dolnej. W konsoli sterującej systemu, stanowiącej zintegrowany system akwizycji, przetwarzania i wizualizacji sygnałów z podstawowych kanałów komunikacyjnych systemu, przedstawiono również projekt i testy wstępne toru obrazowania przestrzennego 3D dla poprawy jakości pracy chirurga. Opisano wykorzystanie przygotowanych interfejsów i systemu sterowania w eksperymentach na zwierzętach, telemanipulacji na duże odległości oraz w przygotowaniach do pierwszego testu klinicznego dla telemanipulatora toru wizyjnego Robin Heart.

EN

New construction of Man-Machine Interfaces, 3D vision channel and control system structure of Robin Heart surgery telemanipulator are presented. Input module of control system work on the base of reprogrammable FPGA chip, which revealed to be an universal and elastic solution for different types of sensors in Master tool. New Master/Operator devices make possibile to use both upper and lower limb to control the robotnic arm. Prepared system was tested on several animal experiments and long distance teleoperation.

2

Sprzętowa realizacja algorytmu redukcji wstecznej w układach FPGA Xilinx Virtex4

Maslennikow O., Ratuszniak P., Maslennikowa N.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 10

102-106

PL

W pracy przedstawiono projekt potokowej jednostki przetwarzającej przeznaczonej do realizacji algorytmu redukcji wstecznej i dostosowanej do implementacji w nowoczesnych układach FPGA. W celu efektywnego wykorzystania zasobów układu FPGA (m.in. wbudowanych bloków DSP), jednostka wykonuje obliczenia w arytmetyce ułamkowej. Model jednostki został zaprojektowany w języku opisu sprzętu VHDL i następnie zaimplementowany w układzie FPGA Virtex4 firmy Xilinx. W referacie przedstawiono kilka wariantów zaprojektowanej jednostki, które różnią się maksymalną częstotliwością pracy i czasem realizacji całego algorytmu. Parametry zaprojektowanej jednostki porównano z parametrami odpowiednich stało- i zmiennoprzecinkowych bloków operacyjnych otrzymanych z generatorów IP Gore firmy Xilinx zapewniających podobną dokładność obliczeń.

EN

In this paper, the pipelined processor unit destined to realization of back substitution algorithm in modern FPGA devices is presented. Proposed processor unit uses the rational fraction data format and arithmetic instead classical fixed-point or float-point ones for effective utilization of FPGA resources (for example, utilization built-in DSP blocks). The processor unit model has been designed in VHDL language and implemented into Xilinx Virtex 4 device. Authors present several versions of designed processor unit which difference both: maximum clock frequency and FPGA device volume. The main parameters of the proposed processing unit have been compared to corresponding ones for fixed-point and float-point units which were obtained by means Xilinx IP-Core generator and are characterized by similar computing precision.

3

Oparty o cyfrowe układy reprogramowalne i analogowe wzmacniacze mocy system kompensacji odkształceń wnęk nadprzewodzących w akceleratorach liniowych

Przygoda K., Poźniak T.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

598-601

PL

Podczas pracy impulsowej akceleratora, komory nadprzewodzące ulegają odkształceniom. Do ich kompensacji stosowane są piezoelektryczne elementy wykonawcze sterowane przez wzmacniacze mocy. Jest to część analogowa systemu. Do części cyfrowej zalicza się kontroler oparty o reprogramowalne układy cyfrowe. Wzmacniacze mocy wzmacniają sygnał korekcyjny do poziomu umożliwiającego wysterowanie elementów wykonawczych, zaś kontroler wylicza odpowiedź wnęk na ten sygnał. Wszystkie bloki obliczeniowe zostały zoptymalizowane pod względem zajętości zasobów układu reprogramowalnego. Artykuł przedstawia wyniki testów opisywanego systemu w środowisku akceleratora liniowego FLASH.

EN

The Superconducting (SC) cavities are deformed during the pulse operation of the linear accelerators. Power amplifiers together with piezoelectric actuators are used for the compensation purpose as an analog parts of the system. The digital part consists of dedicated control board - Simcon DSP based on FPGA device Virtex II Pro from Xilinx. The power amplifiers - Piezo Drivers are used to amplify the correction signal with the proper voltage levels allowing to drive the actuators. The cavities' response for compensation signal - detuning is calculated by digital controller. The computation blocks were optimized to meet available FPGA resources and latency of 10 ns. The detuning result will be applied for closed feedback operation of the controller. The paper presents the recent development of the system and performed tests in FLASH (Free Electron Laser in Hamburg) accelerator.

4

Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej

Maslennikow O., Ratuszniak P., Sergiyenko A.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

514-516

PL

W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.

EN

In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.

5

Osobliwości stosowania arytmetyki ułamkowej w nowoczesnych układach FPGA

Maslennikow O., Ratuszniak P., Khadzynov W., Pawłowski P., Berezowski R., Sergiyenko A.

Elektronika : konstrukcje, technologie, zastosowania

|

2008

|

Vol. 49, nr 11

200-203

PL

W artykule przedstawiono wyniki badań dotyczących wyłonienia zalet i wad stosowania arytmetyki ułamkowej w jednostkach arytmetyczno-logicznych systemów jednoukładowych realizowanych w nowoczesnych układach FPGA. Krótki opis osobliwości stosowania arytmetyki ułamkowej, jak i opis jej zalet wykorzystują przedstawione w referacie porównanie parametrów modeli VHDL kilku potokowych bloków operacyjnych działających w tej arytmetyce z parametrami analogicznych bloków operacyjnych działających w arytmetyce stało- i zmiennoprzecinkowej, wygenerowanych przy użyciu oprogramowania Xilinx CORE Generator. Głównymi kryteriami porównania są złożoność sprzętowa układu, maksymalna częstotliwość jego działania oraz liczba stopni w potoku.

EN

In this paper, the most advantages of the rational fraction arithmetic (RFA) is selected, which are apeared in a case of implementation of RFA operation blocks (multipliers, dividers, etc.) and arithmetic-logic (ALU) units in the modern FPGA implementation. The comparison of the RFA blocks and units with the known ones operating with the fixed-point or float point data showed the lower hardware volume and higher throughput without decreasing of calculation precision. The VHDL modeling showed the possibility of use such data representation in solving linear equations by several different methods (for example Cholesky method), and showed the reducing of the hardware complexity of rational fraction ALU in everal times comparing with similar arithmetic units operating with float-point numbers (without decreasing of AU performance).

6

Realizacja w układach FPGA jednostek operacyjnych działających w arytmetyce ułamkowej

Maslennikov O., Maslennikova N., Pawłowski P., Khadzhynov W., Sergyienko A.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 11

34-36

PL

Zaproponowano wykorzystanie arytmetyki ułamkowej w jednostkach operacyjnych układów typu system-on-chip, implementowanych w nowoczesnych układach FPGA. Pozwala to na redukcję złożoności sprzętowej jednostek arytmetyczno-logicznych w porównaniu z podobnymi jednostkami arytmetycznymi pracującymi z liczbami stałoprzecinkowymi i zmiennoprzecinkowymi o tej samej precyzji. Jako przykład zaproponowano projekt 35-bitowej jednostki arytmetyki ułamkowej, która jest przeznaczona do wykonywania operacji dodawania, mnożenia, dzielenia, mnożenia z dodawaniem i dzielenia z dodawaniem. Architektura zaproponowanej jednostki arytmetycznej jest dostosowana do wewnętrznej struktury rekonfigurowalnych platform firmy Xilinx (jak Virtex II lub Virtex 4), dlatego jej złożoność sprzętowa jest do 4,5 razy mniejsza w porównaniu z podobnymi jednostkami arytmetyki zmiennoprzecinkowej.

EN

In this paper, use of the rational fraction arithmetic in the system-on-chip processing units destined for implementation in modern FPGA devices is proposed. This allows reduction the hardware complexity of the arithmetic-logic units in comparison with similar arithmetic units operating with fixed-point or floating-point numbers with the same precision. As an example, in this paper, the project of the 35-bit rational fraction arithmetic unit is proposed, which is destined to perform addition, multiplication, division, multiplication with addition and division with addition operations. The architecture of the proposed arithmetic unit is adapted to the internal structure of the Xilinx reconfigurable platforms (as for instance Virtex II or Virtex 4), therefore its hardware complexity is up to 4,5 times less in comparison with similar floatingpoint arithmetic units.