PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 23

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układ FPGA
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available remote Analiza mocy obliczeniowej platform sprzętowych dla algorytmu sterowania robota hybrydowego
Gac Konrad, Petko Maciej
Przegląd Elektrotechniczny
|
2022
|
R. 98, nr 7
42--49
PL
W artykule opisano konstrukcję pięcioosiowego robota hybrydowego składającego się z manipulatora równoległego i szeregowego, do budowy których, wykorzystano napędy PMSM. Zaprezentowano przyjęty model dynamiki robota oraz rozwiązanie zadania odwrotnego kinematyki wraz z pochodnymi. W wybranych platformach sprzętowych, typu FPGA i DSP, zaimplementowano algorytm śledzenia trajektorii układu sterowania robotem. Wyniki przeprowadzonych testów pozwoliły na analizę mocy obliczeniowej układów, i ich porównanie.
EN
The article describes the assembly of a five-axis hybrid robot consisting of the parallel and the serial manipulator, for the construction of which Permanent Magnet Synchronous Motor (PMSM) were used. The adopted model of robot dynamics and the solution of the task of inverse kinematics with derivatives are presented. In selected hardware platforms, such as FPGA and DSP, the trajectory tracking algorithm of the robot control system has been implemented. The results of the tests carried out enabled the analysis of the computing power of the systems and their comparison.
2
Content available remote Prosty system wbudowany z układem FPGA
Caban Dariusz
MINUT Matematyka i Informatyka na Uczelniach Technicznych
|
2022
|
Nr 4
26-36
PL
W artykule przedstawiono ćwiczenie laboratoryjne, w trakcie którego studenci poznaj¡ jeden ze sposobów realizacji systemu komputerowego w oparciu o układ logiki programowalnej nie zawierający procesora. Sposób ten wymaga przygotowania specyfikacji systemu np. w języku opisu sprzętu, można w niej wykorzystywać opisy innych układów. Wspomniane na początku rozwiązanie jest możliwe, gdyż producenci układów programowalnych oferują także opisy procesorów.
3
Content available remote Częstotliwość sygnału kalibracyjnego a jakość kalibracji precyzyjnego przetwornika czasowo-cyfrowego
Tyburski Jakub
Przegląd Elektrotechniczny
|
2021
|
R. 97, nr 5
103--106
PL
Przedstawiono metodę kalibracji precyzyjnych konwerterów czasowo-cyfrowych opartą na statystycznym teście gęstości kodu. Opisano podstawy teoretyczne metody wraz z analizą wpływu częstotliwości sygnału kalibracyjnego na proces kalibracji. Wskazano czynniki warunkujące wysoką jakość kalibracji. Przeprowadzono weryfikację eksperymentalną metody z zastosowaniem scalonego interpolacyjnego licznika czasu. Głównym rezultatem pracy jest określenie dozwolonych oraz niedozwolonych wartości częstotliwości sygnału kalibracyjnego.
EN
A calibration method of precise time-to-digital converters, involving the statistical code density test, is presented. The theory is described, including the analysis of the impact of calibration signal frequency on the quality of the converter calibration process. The deciding factors in this context are listed. The method has been experimentally verified with the use of an integrated interpolation time counter. The main results of this work include allowed and not allowed values of calibration signal frequency that prove the analysis.
4
Content available remote Analysis of FPGA accelerator architecture for Fast Statistical Convolutional Neural Network in real time Emotional Recognition System
Immanuel Samson J., Manoj G., Prince Shajin, Du John Victor H.
Przegląd Elektrotechniczny
|
2021
|
R. 97, nr 7
132--134
EN
Deep learning, an artificial intelligence area that emerged as a consequence of later developments in computerized innovation and the accessibility of data knowledge, has demonstrated its skill and adequacy in coping with complex learning problems that were previously unthinkable. (CNNs). Convolution neural network has shown the feasibility of emotional detection and acknowledging unique applications. In any case, concentrated processor activities and memory transfer speed are required, which causes general CPUs to fall short of achieving optimal execution levels. Following that, equipment quickening agents using General Processing Units (GPUs), Field Programmable Gate Array (FPGAs), and Application Specific Integrated Circuits (ASICs) were used to increase the throughput of CNNs. In addition, we include rules for improving the use of FPGAs for CNN speedup. The proposed algorithm is implemented on an FPGA platform, and results show that emotions regonition utterances of 1.25s are found in 1.85ms, consuming 85% of the resources. This illustrates the suitability of our approach for real-time Emotional Recognition device applications.
PL
Deep learning, dziedzina sztucznej inteligencji, która pojawiła się w wyniku późniejszych postępów w skomputeryzowanych innowacjach i dostępności wiedzy na temat danych, dowiodła swoich umiejętności i adekwatności w radzeniu sobie ze złożonymi problemami uczenia się, które wcześniej były nie do pomyślenia. Neuronowa sieć konwolucyjna wykazała wykonalność wykrywania emocji i rozpoznawania wyjątkowych zastosowań. W każdym razie wymagane są skoncentrowane działania procesora i szybkość transferu pamięci, co powoduje, że ogólne procesory nie osiągają optymalnych poziomów wykonania. W celu zwiększenia przepustowości CNN, zastosowano środki przyspieszające sprzętu, wykorzystujące jednostki przetwarzania ogólnego (GPU), programowalną macierz bramek (FPGA) i układy scalone specyficzne dla aplikacji (ASIC).. Proponowany algorytm jest zaimplementowany na platformie FPGA, a wyniki pokazują, że wypowiedzi regonacji emocji o długości 1,25s znajdują się w czasie 1,85 ms, co pochłania 85% zasobów. To ilustruje przydatność naszego podejścia do aplikacji urządzeń do rozpoznawania emocji w czasie rzeczywistym
5
Content available Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Góra Grzegorz, Mars Piotr, Petko Maciej, Karpiel Grzegorz
Napędy i Sterowanie
|
2019
|
R. 21, nr 2
83--87
PL
Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożenia mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe, dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARM-Cortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarke i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia softprocesora Nios II, wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
EN
The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clarke and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
6
Content available Analiza mocy obliczeniowej platform sprzętowych dla wieloosiowego sterownika napędów bezpośrednich
Góra G., Mars P., Petko M., Karpiel G.
Maszyny Elektryczne : zeszyty problemowe
|
2018
|
Nr 3 (119)
23--28
PL
Klasyczna architektura układu sterowania urządzeń mechatronicznych składa się z jednego nadrzędnego sterownika oraz sterowników osi, skonfigurowanych do pracy w trybie pozycyjnym, prędkościowym lub momentowym. Wynika to z podziału funkcjonalnego systemu oraz rozłożeniu mocy obliczeniowej i zasobów sprzętowych na kilka niezależnych jednostek. Jednak współczesne platformy sprzętowe dysponujące wysokimi mocami obliczeniowymi oraz posiadające dużą ilość zasobów, w postaci sprzętowych interfejsów, wbudowanych modułów oraz portów ogólnego przeznaczenia, pozwalają na integrację sterownika głównego oraz sterowników osi w jednym układzie scalonym. W artykule przedstawiono porównanie mocy obliczeniowej siedmiu wersji systemów bazujących na układach FPGA oraz mikrokontrolerach z rdzeniem ARMCortex Mx. Testów wydajności dokonano poprzez implementację pętli prądowej sterownika napędu bezpośredniego, składającej się z transformacji Clarka i Parka, regulatora PI, modułu normalizacji jednostek oraz modulatora typu SPWM. Przedstawiono również poziom wykorzystania zasobów sprzętowych układu FPGA w przypadku użycia soft-procesora Nios II wspomaganego sprzętową jednostką zmiennoprzecinkową pojedynczej precyzji FPU oraz dodatkowymi instrukcjami koprocesora do obliczenia funkcji trygonometrycznych.
EN
The classic control system architecture of mechatronic devices consists of one master controller and axle controllers configured to work in positional, velocity or torque mode. This is due to the functional system division and the distribution of computing power and hardware resources to several independent units. However, modern hardware platforms with high computing power having a large amount of resources, in the form of hardware interfaces, built-in modules and general purpose ports enable integration of the main controller and axis controllers into a single integrated circuit. The article presents a comparison of the computing power of seven versions of systems based on FPGA chips and microcontrollers with ARM-Cortex Mx core. Performance tests were carried out by the direct drive controller’s current loop implementation consisting of the Clark and Park transforms, the PI controller, the unit normalization module and the SPWM type modulator. The level of the FPGA system hardware resources utilization was also presented in the case of Nios II soft processor usage, supported by the single-precision floating-point FPU hardware unit and additional coprocessor instructions for the trigonometric functions calculation.
7
Content available System sterowania generatora reluktancyjnego przełączalnego z zastosowaniem procesora sygnałowego i układu FPGA
Bogusz P., Korkosz M., Powrózek A.
Maszyny Elektryczne : zeszyty problemowe
|
2015
|
Nr 3 (107)
69--73
PL
W niniejszej pracy przedstawiono strukturę systemu sterowania czteropasmowego generatora reluktancyjnego przełączalnego 8/6. Układ sterowania zbudowano z zastosowaniem karty DS1104 firmy wyposażonej w procesor sygnałowy DSP (ang. Digital Signal Processor) oraz układu programowalnego FPGA (ang. Field Programmable Gate Arrays) – zestaw uruchomieniowy Spartan-3AN firmy XILINX. Oba układy zostały ze sobą sprzęgnięte poprzez port szeregowy i przydzielono im odpowiednie funkcje w procesie sterowania. Zamieszczono przykładowe wyniki badań eksperymentalnych w postaci przebiegów napięć i prądów.
EN
In the paper a structure of a control system of four-phase 8/6 switched reluctance generator was presented. The control system was built based on DSP: dSPACE’s DS1104 card and FPGA: XILINX’s evaluation board Spartan 3-AN. DSP and FPGA were coupled together through serial port and proper functions in control process were assigned to them. Exemplary results of laboratory studies as waveforms of voltages and currents were given.
8
Content available remote The multichannel control system of LEDs with temperature stabilization
Gilewski M.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
301-303
EN
The publication describes multi-band control system medium power LEDs. This system supports narrowband IR and VIS LEDs. Each of these LEDs has its own driver. The control system was supplemented with temperature stabilization unit. The individual components of the system are controlled in parallel by the FPGA. Such a solution is described LED illuminator this gives you the flexibility to shape the emission spectral characteristics.
PL
W publikacji opisano wielokanałowy system sterujący zespołem LED-ów średniej mocy. Każda z obsługiwanych, wąskopasmowych diod IR lub VIS, posiada własny sterownik. Dodatkowy podsystem, oparty na ogniwach Peltiera, zapewnia stabilizację temperaturową całego systemu. Wszystkie podzespoły systemu sterowane są równolegle przez układ FPGA. Takie rozwiązanie można zastosować do kształtowania charakterystyki emisyjnej źródła LED-owego.
9
Content available remote ASIC Design Example of Complex SoC with FPGA Prototyping
Wójcikowski M., Pankiewicz B.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
156-158
EN
The paper presents an example of the System on a Chip design, where the FPGA prototyping has been used. Two FPGA prototypes have been realized. The first FPGA prototype uses AVNET board containing Xilinx Virtex4 device accompanied by custom board with required devices. The second FPGA prototype has been built using the custom PCB with Xilinx Virtex-4 XC4VLX60 FPGA accompanied by all needed external components. The final system contains the custom UMC CMOS 130nm ASIC, designed from the FPGA prototypes.
PL
W artykule przedstawiono przykład projektu złożonego cyfrowego układu scalonego z wykorzystaniem prototypowania z użyciem układów FPGA. Wykonano dwa prototypy FPGA. Pierwszy z nich bazuje na gotowej płytce ewaluacyjnej zawierającej układ Xilinx Virtex-4, do której zaprojektowano dodatkową płytkę drukowaną. Drugi prototyp zawiera układ FPGA Xilinx XC4VLX60 wraz ze wszystkimi niezbędnymi komponentami. Końcowy projekt systemu zawiera układ ASIC wykonany w technologii CMOS 130nm firmy UMC.
10
Analiza widmowa w czasie rzeczywistym prądów udarowych transformatora z zastosowaniem procesora FFT w technologii FPGA
Horiszny J., Czyżak M., Smyk R.
Wiadomości Elektrotechniczne
|
2012
|
R. 80, nr 12
59-63
PL
Przedstawiono krótkookresową analizę widmową prądów udarowych, prądu zwarciowego w czasie rzeczywistym z zastosowaniem procesora FFT zrealizowanego w FPGA.
EN
The paper presents short-term spectral analysis of surge currents, short-circuit current at actual time using FFT processor realized with FPGA technology.
11
Content available Implementacja regulatora PID w układzie FPGA do sterowania aktywnym zawieszeniem magnetycznym z magnesami trwałymi
Brzozowski B., Henzel M., Mazurek P.
Pomiary Automatyka Robotyka
|
2012
|
R. 16, nr 2
437-442
PL
Artykuł opisuje sposób implementacji cyfrowego algorytmu PID do zastosowania w sterowaniu aktywnym zawieszeniem magnetycznym. Do przetworzenia danych pomiarowych w tym układzie wykorzystane zostały przetworniki analogowo-cyfrowe i cyfrowo-analogowe z interfejsem równoległym. Algorytm sterowania został opracowany i przetestowany na płytkach ewaluacyjnych z układami FPGA. Otrzymane wyniki porównano z charakterystykami symulacyjnymi uzyskanymi w pakiecie MATLAB/Simulink. W artykule szczegółowo opisano układ sterowania z regulatorem PID.
EN
In this article was presented an PID algorithm and its implementation in the control system of an active magnetic bearing. For input and output analog data parallel converters from Texas Instruments were used too. Digital PID algorithms were implemented and tested on FPGA chips from Xilinx Spartan Family. Results were compared with the results of PID controller simulated in Matlab/Simulink. The control system with the most optimal PID algorithm's implementation and adjustment was detailed.
12
Content available Realizacja urządzeń automatyki elektroenergetycznej na bazie układów FPGA
Niklas P.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
84-87
PL
W artykule opisano wykorzystanie układu FPGA do realizacji układu automatycznej synchronizacji prądnic. Zastosowanie układu FPGA zapewnia w pełni sprzętową realizację procesu synchronizacji. Gwarantuje to deterministyczną i niezawodną realizację procesu synchronizacji. Układ FPGA pozwala również na równoległą realizację poszczególnych zadań procesu synchronizacji.
EN
In the paper there is described implementation of a power object automatic synchronizer with use of the FPGA chip. The FPGA unit is a programmable chip. It is equipped with a specific set of logic elements, among which you can define the network of connections (Fig. 1). In this way, a hardware implementation of the desired functionality of the system is obtained [3]. The task of the automatic synchronizer is to connect a synchronized power object to parallel work, according to the amplitude, frequency and phase conditions. Given the very serious consequences of erroneous execution of the synchronization process [1], automatic synchronizers belong to the group of devices which puts very high demands for reliability. Application of FPGA provides fully hardware realization of the synchronization process. The advantage is high reliability, resulting from elimination of layers of software, which can be a potential source of errors. Another advantage is the true parallel realization of each task of the synchronization process. Each task is carried out in parallel by separate blocks of logic elements, as shown in Fig. 3. This solution also provides fully deterministic execution of the program code. The developed synchronizer enables full registration of parameters of the synchronization process, which is realized by application operating on a PC. Communication between the synchronization process and the application takes place via the Internet and the mechanism of direct memory access DMA. The communication diagram is shown in Fig. 5.
13
Content available Kodowanie klas POLC w mikroprogramowanych układach sterujących
Barkalov A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
97-100
PL
W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
EN
The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
14
Metody diagnostyczne systemów TRIDAQ implementowanych w układach FPGA dla eksperymentów fizyki wysokich energii
Poźniak K.
Prace Naukowe Politechniki Warszawskiej. Elektronika
|
2011
|
z. 177
3-142
PL
W rozprawie rozpatrzono zagadnienia modelowania, projektowania, realizacji oraz kontroli działania systemów Trygerowania i Akwizycji Danych (TRIDAQ) wykorzystywanych w eksperymentach fizyki wysokich energii. Omówiono problemy dystrybucji synchronicznych, cyfrowych potoków danych oraz zaproponowano model strumienia synchronicznego przeznaczonego do dystrybucji informacji w systemach TRIDAQ. Przedstawiono ogólną strukturę funkcjonalną modelu pojedynczego węzła sieciowego systemu TRIDAQ oraz zaproponowano blokową strukturę modelu TRIDAQ umożliwiającą jego pełną implementację w układzie FPGA, a także standaryzację, parametryzację oraz integrację warstwy funkcjonalnej z warstwą diagnostyczną. Omówiono metodę projektowania systemów TRIDAQ opartą na zunifikowanym modelu węzła sieci. Zamieszczono przykłady systemów potokowych zaimplementowanych w dużych, programowalnych układach FPGA, które zostały opracowane dla eksperymentów: ZEUS w ośrodku DESY (Hamburg, Niemcy) oraz CMS w ośrodku CERN (Genewa, Szwajcaria/Francja).
EN
The thesis considers the issues of modeling, design, realization, testing and commissioning of the Triggering and Data Aquisition Systems (TRIDAQ), used in high energy physics experiments. Distribution problems of synchronous digital data streams are researched. A model of a synchronous stream used in the TRIDAQ system was proposed for information distribution. A general functional structure of single TRIDAQ network node was introduced. The proposed block structure of the TRIDAQ model facilitates its full implementation in the FPGA circuit. Moreover, a standardization and parametrization of the model are possible, together with integration of the functional and diagnostic layers. A new approach to design models of the TRIDAQ systems based on the unified model of the network were debated. Examples of pipeline systems, implemented in large FPGA circuits, were presented. The systems were designed and applied in the ZEUS experiment at HERA accelerator in DESY (Hamburg, Germany), and in the CMS experiment at LHC accelerator in CERN (Geneva, Switzerland/France).
15
Content available remote Design of microprogrammed controllers to be implemented in FPGAs
Wiśniewski R., Barkalov A., Titarenko L., Halang W. A.
International Journal of Applied Mathematics and Computer Science
|
2011
|
Vol. 21, no 2
401-412
EN
In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
16
Implementation of the parallel digital processor for image analysis using FPGA technology
Brylski P., Strzelecki M.
Elektronika : konstrukcje, technologie, zastosowania
|
2011
|
Vol. 52, nr 5
68-71
EN
This paper presents the parallel digital processor designed for image analysis. It is implemented in technology. The image processor is designed for image segmentation and other types of analysis like edge detection or noise removal. The processor architecture and modifications of the segmentation algorithm described in this work are aimed to reduction the FPGA resources, namely the area of the image pixel that represents basic image processing unit.
PL
W publikacji przedstawiono implementację w technologii FPGA cyfrowego, równoległego procesora obrazu, przeznaczonego do realizacji wybranych zadań przetwarzania i analizy obrazu takich jak segmentacja, wykrywania krawędzi oraz usuwanie szumu. Przedstawiona architektura procesora oraz modyfikacje algorytmu przedstawione w niniejszym artykule mają na celu zmniejszenie powierzchni struktury FPGA zajmowanego przez układy odpowiadające za przetwarzanie pojedynczego piksela obrazu i konsekwencji ograniczenie zasobów FPGA potrzebnych do realizacji układu.
17
CORDIC and SVD implementation in digital hardware
Szecówka P. M., Malinowski P.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 11
26-29
EN
Singular Value Decomposition (SVD) is classified among the most effective numeric methods of matrices inversion. The paper presents a study of hardware implementation of SVD and CORDIC algorithms. Various digital architectures were proposed and compared, including low-cost sequential and high-performance pipelined solutions. Fixed point and floating point arithmetic was considered. The concepts were implemented in VHDL, verified and synthesized with Xilinx tools. Selected approach was physically implemented and tested.
PL
Algorytm SVD (Singular Value Decomposition) jest zaliczany do najbardziej efektywnych metod pozwalających odwracać macierze. Artykuł opisuje próbę sprzętowej realizacji algorytmów CORDIC i SVD. Rozważono szereg architektur - warianty bardzo oszczędne sekwencyjne, a także rozwiązania pozwalające uzyskać wysoką wydajność obliczeniową, z przetwarzaniem potokowym. Porównano także rezultaty uzyskane przy zastosowaniu arytmetyki stało- i zmiennoprzecinkowej. Koncepcje zostały zaimplementowane w języku opisu sprzętu (VHDL) poddane weryfikacji i syntezie za pomocą narzędzi Xilinx. Niektóre warianty zostały przetestowane fizycznie.
18
Akceleracja sprzętowa transformaty falkowej w systemie widzenia maszynowego do monitoringu ruchu drogowego
Kłosowski M.
Zeszyty Naukowe Wydziału ETI Politechniki Gdańskiej. Technologie Informacyjne
|
2008
|
T. 15
61-66
PL
W artykule opisano system monitorowania ruchu drogowego oparty na tanich kamerach i przetwarzaniu obrazu realizowanym w układzie FPGA wyposażonym dodatkowo w bezprzewodowy interfejs sieciowy. System ma być zasilany za pomocą ogniw słonecznych i dlatego został zoptymalizowany pod kątem zużycia energii. Szczegółowo opisano moduł detekcji i pomiaru długości zatorów powstałych na skrzyżowaniach. Do analizy wykorzystano dyskretną transformatę falkową, która w tym zastosowaniu sprawdza się lepiej niż algorytmy bazujące na odejmowaniu tła. Przedstawiona została implementacja sprzętowa dyskretnej transformaty falkowej za pomocą układu FPGA. Jako dodatkowe zastosowanie tej akceleracji podano kompresję obrazu z kamery w celu wysłania go za pośrednictwem sieci bezprzewodowej do centrum zarządzania. Na zakończenie podano przykładowe wyniki działania systemu.
EN
A system for road traffic monitoring bas been described. This machine vision system is using small and cheap camera and FPGA postprocessor with wireless network interface. rower for the system will be delivered from solar panels and therefore the system is optimized to be power efficient. In this paper the machine vision traffic jam detection module based on wavelet trans form is described. This module correctly detects and measures traffic jams or very slow traffic conditions when background subtraction algorithms (used for vehicle counting) are not suitable. Optical flow algorithms can also be used but they are computationally expensive. Sample discrete wavelet transform based algorithm and its hardware implementation in FPGA are examined in the paper. Hardware accelerated discrete wavelet transform can be also applied to image compression when image bas to be transferred to the traffic control center (picture quality and frame rate depends on wireless network quality). Results of sample traffic classification are presented and compared.
19
Content available Zastosowanie liniowych rejestrów pierścieniowych do testowania połączeń w układach FPGA
Hławiczka A., Gucwa K., Garbolino T.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
594-597
PL
Praca poświęcona jest dedykowanemu konkretnej aplikacji testowaniu połączeń w układach FPGA. Na czas testowania komórki układu FPGA wchodzące w skład realizowanej aplikacji są przekształcane w elementy układu RL-BIST. Do budowy takiego układu został wybrany pierścieniowy rejestr LFSR, którego n pętli sprzężeń zwrotnych jest w trakcie testowania liniami testowanej magistrali połączeń. Na podstawie sygnatury otrzymanej w układzie RL-BIST stwierdza się czy testowana magistrala połączeń jest sprawna a w oparciu o słownik diagnostyczny można także zlokalizować uszkodzone połączenia oraz zidentyfikować typ uszkodzenia. Skuteczność zaproponowanej metody testowania połączeń w FPGA została poparta obszernymi wynikami eksperymentalnymi.
EN
Due to rapidly growing complexity of FPGA circuits application-dependent techniques of their testing become more and more often exploited for manufacturing test instead of application'independent methods. In such the case not all but only a part of FPGA resources (i.e. CLBs and interconnects) is a subject of testing - the part that is to be used by the concrete target application. The work is devoted to application-dependent testing of interconnects in FPGA circuits. For the test period the CLBs being the parts of the application are reconfigured so they implement elements (i.e. XOR gates and D-type flip-flops) of a RL-BIST structure based on a ring linear feedback shift register (R-LFSR). FPGA interconnections under test (IUTs) or at least their part are feedback lines of the R-LFSR. The R-LFSR is first initialised with a randomly chosen seed and than run for several clock cycles. Next the final state of the R-LFSR - a signature - is red by an ATE (Automatic Test Equipment). The value of the signature determines whether IUTs are fault free or faulty. Moreover, on the basis of the signature and with the use of a fault dictionary one may localise faulty interconnections in the FPGA and identify types of faults. The FPGA is afterwards reconfigured so the other set of IUTs becomes feedback lines of the R-LFSR. The above procedure is repeated until all FPGA interconnections belonging to the target application are tested. Efficacy of the proposed approach to testing of FPGA interconnects is supported by experimental results.
20
Content available Implementacja algorytmu korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej w układzie programowalnym
Orżanowski T., Sosnowski T., Kastek M.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
526-528
PL
W artykule jest przedstawiony algorytm korekcji niejednorodności odpowiedzi matrycy mikrobolometrycznej oraz jego implementacja w układzie programowalnym FPGA. Algorytm NUC (nonuniformity correction) łączy właściwości korekcji jednopunktowej i korekcji dwupunktowej, które są stosowane do kompensacji niejednorodności odpowiedzi matrycy detektorów podczerwieni. Podstawowa różnica między zaproponowanym algorytmem NUC a standardowym algorytmem korekcji dwupunktowej jest w sposobie wyznaczania współczynników korekcji przesunięć charakterystyk poszczególnych mikrobolometrów w matrycy. Pozwala to zredukować liczbę operacji matematycznych wykonywanych sprzętowo podczas korekcji do jednego mnożenia i dwóch operacji dodawania. Wszystkie moduły cyfrowe użyte do przetwarzania sygnału wyjściowego z matrycy, zbierania danych i wyświetlania obrazu zostały zaprojektowane za pomocą zestawu laboratoryjego Altera DSP Development Kit Stratix II Edition. Zaproponowany algorytm NUC był testowany z matrycą mikrobolometryczną 384´288 pikseli o rozmiarze detektora 35 žm firmy ULIS (Francja). Podczas badań uzyskano niejednorodność odpowiedzi matrycy mikrobolometrycznej po korekcji NUC poniżej 0,16 % (std dev/mean) dla zakresu temperatury ciała czarnego od 20 °C do 50 °C i zmiany temperatury otoczenia š2.5 °C. Niejednorodność odpowiedzi matrycy bez korekcji wynosiła 8,1 %.
EN
A nonuniformity correction (NUC) algorithm for microbolometer infrared focal plane array (FPA) and its implementation on a field programmable gate array (FPGA) device are presented. The NUC algorithm integrates features of the one-point correction and the two-point correction (TPC) to compensate FPA response nonuniformity. The main difference between the proposed NUC algorithm and the standard TPC is in the way of offset coefficients evaluation for individual microbolometers in FPA. It allows reducing the number of mathematical operations performed by hardware to one multiplication and two additions. All digital modules for processing of FPA output, data collection, and image displaying have been designed by the use of the Altera DSP Development Kit Stratix II Edition. The proposed NUC algorithm was tested with the ULIS 384´288 microbolometer FPA with 35žm pixel-pitch. During tests the microbolometer FPA response nonuniformity (RNU) after correction was obtained under 0.16% (std dev/mean) at the blackbody temperature range from 20°C to 50°C and the ambient temperature change of š2.5°C. The RNU value was equaled 8.1% without any correction.
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.