PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 18

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  programmable logic
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Wykorzystanie robota humanoidalnego Robowisdom w dydaktyce techniki cyfrowej
Noga K. M.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2016
|
Nr 51
127--130
PL
W artykule zostały przedstawione kilkuletnie doświadczenia wynikające z wykorzystania na zajęciach laboratoryjnych z Techniki Cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni robotów humanoidalnych Robowisdom. Omówiono budowę robota oraz zasady sterowania. Ponadto przedstawiono przykłady współpracy robota z zestawami dydaktycznymi DE_2, DE_0_Nano oraz platformą Arduino Yun.
EN
The article presents several years of the operation experiences with the remote - controlled robot Robowisdom in the digital technique laboratory on Electrical Engineering Faculty in Gdynia Maritime University. The building of the robot and the principle of controlling was described. The examples of the co-operation of the robot with didactic platforms DE_2, DE_0_Nano and Arduino Yun were presented too.
2
Content available remote Dwutaktowa realizacja sterowania bitowego
Kobylecki M., Kania D.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 9
240-245
PL
W artykule przedstawiono oryginalną metodę sprzętowej realizacji algorytmów sterowania bitowego zgodną z normą IEC61131-3. Zaproponowane przekształcenia, oparte o rachunek zbiorów oraz grafy, pozwalają na translację oryginalnej postaci programu sterowania do postaci w pełni zgodnej z oryginałem, dającej się jednak sprzętowo realizować za pomocą architektury dwutaktowej. Zastosowanie opisanej metody umożliwia wydajną sprzętową realizację sterowania bitowego, przedstawionego w ustandaryzowanym języku programowania LD, w układach FPGA.
EN
In the paper there is presented a procedure for the implementation of control algorithms for hardware-bit compatible with the standard IEC61131-3. Described transformation based on the sets calculus and graphs, allow for translation of the original form of the control program to the form in full compliance with the original, giving the architecture represented by two tick. The use of this procedure enables the efficient implementation of the control bits in the FPGA using a standardized programming language LD.
3
Specjalizowane urządzenia EAZ dla górnictwa
Wlazło R., Przybysz R.
Wiadomości Elektrotechniczne
|
2012
|
R. 80, nr 9
77-79
PL
Przedstawiono nowe rozwiązania z zakresu elektroenergetycznej automatyki zabezpieczeniowej przeznaczone do zabezpieczania obiektów elektroenergetycznych w przemyśle wydobywczym.
EN
The paper presents new solutions in the field of electrical power protection automatics intended for protection of electrical power objects in mining industry.
4
Nowa seria sterowników polowych MUPASZ 710 plus - nowatorska konstrukcja, intuicyjna obsługa, integracja wielu funkcji w jednym sterowniku
Wlazło R., Przybysz R.
Wiadomości Elektrotechniczne
|
2012
|
R. 80, nr 9
70-73
PL
Przedstawiono nowe niestandardowe rozwiązania zaimplementowane w sterowniku polowym MUPASZ 710 plus.
EN
The paper presents new, non-standard solutions implemented in field controller MUPASZ 710 plus.
5
Wykorzystanie układów programowalnych w generatorach ultradźwiękowych dla technologii zgrzewania
Kardyś W., Kogut P., Milewski A.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 8
27-28
PL
W artykule zaprezentowano konstrukcję układu bezpośredniej cyfrowej syntezy sygnału (DDS) oraz możliwości jego zastosowania w połączeniu z układem programowalnym do generacji przebiegów sterujących kluczami mostka typu H w generatorach ultradźwiękowych. Przedstawiono ponadto koncepcję implementacji kompletnego układu DDS wraz z blokami generacji sygnałów prostokątnych w układzie programowalnym. Wykazano zalety takiego rozwiązania oraz przedstawiono wyniki praktycznej implementacji zaproponowanego układu.
EN
The article presents structure of direct digital synthesis device (DDS) and utilization of programmable logic device to form signal generator controlling switches in H bridge of ultrasonic generator. Concept of implementation of DDS device with square wave forming circuits in programmable logic has been presented. Results of practical implementation of such design along with its advantages have been shown.
6
Content available Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Twardy M., Sułkowski G., Wiatr K.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
615-617
PL
W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.
EN
The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
7
Content available Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall
Twardy M., Sułkowski G., Wiatr K.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 7
479-481
PL
W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.
EN
The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.
8
Content available remote Implementation of the Hardware Packet Classification System
Sułkowski G., Twardy M., Wiatr K.
Journal of Applied Computer Science
|
2009
|
Vol. 17, nr 2
97-111
EN
This article presents the results of research related to the construction of a complete packet classifier, constituting the main element of a hardware-based firewall security system. The developed solution is based on two filter blocks operating in parallel: address filters and network ports filters. The proposed method of filtering network addresses using dedicated TCAM memory is characterized by fast operational speeds and a much more effective usage of FPGA chip resources as compared to commercial versions offered by Xilinx. Similarly, in order to verify network ports, especially taking into account rules that define port ranges, the authors proposes a novel concept based on cascades of elementary RAM16X1D memory available in Xilinx’s Virtex FPGA family circuits. The resulting data processing speed in excess of 160 million of packets per second, coupled with positive results of preliminary tests, make it possible to use the classification system in modern wide bandwidth telecommunications networks.
9
Content available remote Petri Nets Mapping into Reconfigurable Logic Controllers
Adamski M., Węgrzyn M.
Electronics and Telecommunications Quarterly
|
2009
|
Vol. 55, No 2
157-182
EN
The paper concentrates on the behavioral specification of Reconfigurable Logic Controller programs, given initially as Petri nets and later rewritten in Hardware Description Languages. The rule-based textual language input makes it possible to integrate the design system with existing formal logic based computer-based theorem proovers. The Petri net description in HDL provides the opportunity to integrate existing Petri net software with several commercial systems. Different Petri net places encoding methods are also discussed. Verilog-HDL is used for an intermediate representation of controller behavior on top of existing commercial synthesis tools. The implementation methods using D, JK and T flip-flops are presented.
10
Wielościeżkowe równoległe przetwarzanie danych w sprzętowym systemie bezpieczeństwa klasy Firewall
Sułkowski G., Twardy M., Wiatr K.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2008
|
R. 81, nr 6
726-730
PL
Przedstawiono wyniki badań, związanych ze sprzętową implementacją Firewalla, koncentrując się przede wszystkim na architekturze wewnętrznej systemu. Maksymalizację wydajności oraz zwiększenie bezpieczeństwa przetwarzania danych osiągnięto dzięki wykorzystaniu możliwości techniki FPGA. Przyjęta koncepcja umożliwia wielościeżkowe równoległe analizowanie transmitowanych danych z zastosowaniem mechanizmów potokowości. Tworzenie bezpośrednich ścieżek komunikacyjnych pomiędzy dwoma interfejsami sieciowymi, analogiczne do technik mikrosegmentacji szeroko stosowanych w przełącznikach ethernetowych, zapewnia uzyskanie dużej przepływności transmisji. Z kolei potokowe przetwarzanie danych zwiększa efektywność całego systemu, minimalizując czas potrzebny do zweryfikowania transmitowanych danych względem zgodności z przyjętymi regułami bezpieczeństwa.
EN
In this article the authors presents current state of developing hardware implementation of the Firewall system focusing attention on the internal architecture. Performance maximization and high level of the data security was achieved by taking advantage of the FPGA technology. The applied solution allows to parallel multi-paths data analyzing using pipelining mechanism. Direct communication paths between two network interfaces resulting in good throughput performance. On the other hand pipelining data processing increasing efficiency of the Firewall system reducing security rules verification time.
11
Content available Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
511-513
PL
W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.
EN
In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.
12
Content available remote Remarks on hardware implementation of image processing algorithms
Wnuk M.
International Journal of Applied Mathematics and Computer Science
|
2008
|
Vol. 18, no 1
105-110
EN
Image processing in industrial vision systems requires both real-time speed and robustness. Modern computers, which fulfill the first demand, are sensitive to hard industrial environment conditions and require considerable amounts of energy. Programmable logic chips are available, which can realize many simple, still time-consuming operations in a parallel or a pipelined manner. The paper discusses particular features of the pipelined architecture and presents selected techniques of implementing early image processing procedures in hardware.
13
Content available Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
114-116
PL
W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.
EN
In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.
14
Content available Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall
Sułkowski G., Twardy M., Wiatr K.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
30-32
PL
W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.
EN
The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.
15
Nietypowe algorytmy w urządzeniach zabezpieczeniowych dla elektroenergetyki
Kołodziejczyk Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2007
|
Vol. 48, nr 5
42-45
PL
Przedstawiono problematykę realizacji nietypowych algorytmów w urządzeniach zabezpieczeniowych dla elektroenergetyki. Omówiono przykłady takich algorytmów i sposoby rozwiązywania problemów związanych z ich implementacją w urządzeniach zabezpieczeniowych.
EN
Problems connected with implementation of non-typical algorithms in protection relays designed for electrical power engineering are presented. Examples of such algorithms are discussed and methods of solving typical problems are suggested.
16
Właściwości konfiguracyjne sterowników polowych EAZ ułatwiające ich implementację
Wojtaś G.
Elektronika : konstrukcje, technologie, zastosowania
|
2005
|
Vol. 46, nr 12
31-32
PL
Poprawna implementacji urządzeń EAZ jest istotnym czynnikiem wpływającym na skuteczność i niezawodność ich działania. W artykule opisano rozwiązanie zaproponowane w urządzeniach rodziny MUPASZ 7.XX, które realizują zabezpieczenia, automatyki i pomiary w rozdzielni elektroenergetycznej.
EN
Correct implementation of protection relays and controllers is a crucial factor influencing effectiveness and reliability of their operation. In the article there is described the solution implemented in the MUPASZ 7.XX family of protection relays. These are protecting, controlling and measuring units designed for electrical power switchgear.
17
Content available Problemy minimalizacji mocy pobieranej przez układy logiki programowalnej
Dimitrova-Grekov T., Solov'ev V.
Zeszyty Naukowe Politechniki Białostockiej. Informatyka
|
2002
|
Z.1
21-29
PL
Przedstawiona praca prezentuje problematykę energii w schematach logiki programowalnej. Pokazane są najpopularniejsze aspekty nowoczesnych metod minimalizacji mocy pobieranej przez schematy sekwencyjne. Analiza różnych metod pokazuje w najszerszej perspektywie możliwości badań dotyczących zarządzania energią pobieraną, konsumowaną i traconą.
EN
The problems of the consumed in the sequential logic power also deferent methods of their solving are addressed. Also the low-power techniques, used in different levels of the technology are considered. The aim of the work is to systematize the most popular, known methods and to show the ways of development it at the branch of the programmable logic.
18
Układy programowalne jako narzędzia wspomagające kryptograficzną ochronę danych
Laskowski W.
Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne
|
2001
|
nr 3
178-183
PL
Zawarto krótkie wprowadzenie w dziedzinę układów programowalnych z szczególnym podkreśleniem ich cechy rekonfigurowalności. Omówiono kryptograficzny aspekt zastosowań tego typu układów w kryptografii. Przytoczone zostały wyniki przykładowej implementacji szyfru blokowego CRYPTON w układach FLEX 10K firmy ALTERA.
EN
This paper is short introduction in programmable logic devices and hard-ware implementation of block ciphers. For example author presents implementation of block cipher CRYPTON using Altera FPGA's.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.