PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 19

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  język VHDL
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Prosty system wbudowany z układem FPGA
Caban Dariusz
MINUT Matematyka i Informatyka na Uczelniach Technicznych
|
2022
|
Nr 4
26-36
PL
W artykule przedstawiono ćwiczenie laboratoryjne, w trakcie którego studenci poznaj¡ jeden ze sposobów realizacji systemu komputerowego w oparciu o układ logiki programowalnej nie zawierający procesora. Sposób ten wymaga przygotowania specyfikacji systemu np. w języku opisu sprzętu, można w niej wykorzystywać opisy innych układów. Wspomniane na początku rozwiązanie jest możliwe, gdyż producenci układów programowalnych oferują także opisy procesorów.
2
Content available Projektowanie układów cyfrowych w języku programowania sprzętu VHDL – prezentacja witryny internetowej
Noga K. M., Motyka P. S.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2018
|
Nr 60
91--96
PL
W artykule przedstawiono nową witrynę internetową zrealizowaną w Katedrze Automatyki Okrętowej Akademii Morskiej w Gdyni. Na stronie zostały umieszczone informacje niezbędne do przygotowania własnych projektów układów cyfrowych opracowywanych w edytorze tekstowym i graficznym języka VHDL w środowisku Quartus. Strona zawiera przykłady rozwiązań począwszy od układów prostszych do bardziej zaawansowanych. W każdym z tych projektów przedstawiono przykładowe rozwiązania. Ponadto do każdego projektu, opracowanego przy użyciu obu wymienionych edytorów, zostały dołączone komentarze ułatwiające zrozumienie rozpatrywanych zagadnień.
EN
The article presents a new website, realized at Department of Ship Automation in Gdynia Maritime University, based on an engineering diploma thesis. The website contains information necessary to prepare own digital circuit designs developed in the text and graphic editor of the VHDL hardware description language in the Quartus environment. There are examples of solutions from simpler to more advanced ones on the website, e.g. an adder implementation, a design of a sequential counter working in accordance with a specific graph, control plotters work, a system detecting a specific combination of input bits, a control system of a cargo lift, and so one. Each project contains a description of an example solution. Furthermore, for each project prepared in both editors, a commentary was added to facilitate understanding of the issues under consideration. The source files of all projects have been placed on the website, which allows students to be run on their own computers.
3
Content available remote Zastosowanie układów programowalnych i języka VHDL w nauczaniu sterowania cyfrowego
Noga K. M.
Zeszyty Naukowe Akademii Morskiej w Gdyni
|
2017
|
nr 98
210--216
PL
W artykule przedstawiono przykładowe zagadnienia i modele sterowane cyfrowo z wykorzystaniem układów programowalnych i języka VHDL. Zagadnienia te są omawiane na zajęciach laboratoryjnych z techniki cyfrowej na Wydziale Elektrycznym Akademii Morskiej w Gdyni dla kierunku elektrotechnika.
EN
The article presents some examples of laboratory exercises of programmable logic devices and VHDL language which are used in teaching digital technique on Electrical Engineering Faculty in Gdynia Maritime University.
4
Concept of instruction set driven designing of CPU
Pawłowski M., Skorupski A., Szymański Z., Gracki K.
Elektronika : konstrukcje, technologie, zastosowania
|
2015
|
Vol. 56, nr 10
95-97
EN
The paper presents idea of processors design with a preset instruction list. Each instruction is implemented as a functional logic block, attached to a common bus. Each of these blocks contains execution and control elements necessary to instruction execution. The processor is a combination of several dozen of such blocks. Only one is active after the recognition of the instruction code. The individual command blocks are described in VHDL and whole processor can be built in the FPGA.
PL
W artykule przedstawiono koncepcję projektowania procesorów za pomocą listy rozkazów. Każdy z rozkazów stanowi w pełni funkcjonalny blok logiczny, dołączony do wspólnych magistral i zawierający elementy wykonawcze i sterujące, które są niezbędne do jego wykonania. Procesor jest połączeniem kilkudziesięciu takich bloków, z których tylko jeden podejmuje działanie po rozpoznaniu swojego kodu rozkazu. Procesor jest realizowany w układzie FPGA, dlatego opis poszczególnych bloków rozkazowych jest projektowany w języku VHDL.
5
Content available remote Sprzężenie różnych standardów interfejsów z wykorzystaniem układów FPGA
Maśnicki R., Hallmann D.
Zeszyty Naukowe Akademii Morskiej w Gdyni
|
2014
|
nr 85
16--25
PL
Układy FPGA, ze względu na ich otwartą konfigurację oraz sposób ich implementacji, mają szeroki zakres zastosowań. W artykule opisano uwarunkowania występujące przy projektowaniu aplikacji z wykorzystaniem układów FPGA, umożliwiających wymianę danych pomiędzy portami interfejsów o różnych standardach. Przedstawiono etapy realizacji projektu: od analizy wybranych interfejsów, poprzez dobór odpowiedniego układu FPGA, projekt aplikacji w języku VHDL, realizację symulacji, po konfigurację układu rzeczywistego oraz testowanie jego działania. W artykule przedstawiono przykładowe rozwiązanie przyrządu do pomiaru i rejestracji parametrów jakości energii elektrycznej, ilustrujące etapy projektowania układu łączącego porty interfejsów o różnych standardach, zarówno w zakresie parametrów sygnałów interfejsowych, jak i formatów przesyłanych danych. Przedstawiono sposoby realizacji aplikacji konfiguracyjnej FPGA. Omówiono metodykę badań prowadzonych na etapie symulacji funkcji wykonywanych w FPGA dla weryfikacji konfiguracji układu. Załączono wyniki badań prowadzonych podczas testowania poprawności działania sprzężonych interfejsów. Na przykładzie wybranego układu FPGA sformułowano wnioski określające zakres jego wykorzystania w kontekście możliwych do realizacji standardów sygnałowych, ograniczeń częstotliwości sygna- łów wejściowych/wyjściowych oraz wskazano przykładowe standardy interfejsów, z którymi skonfigurowany układ FPGA może wymieniać dane przy określonych parametrach komunikacji.
EN
The FPGAs have great possibilities of their application thanks to the open structure and convenient way of their configuration. In paper, the conditions occurring in the design of FPGA applications that allows exchange of data between the different standards interfaces were described. The paper presents the stages of project implementation, starting with analysis of the activities of specific interfaces by selecting the FPGA, application and simulation design in VHDL, configuration and testing of actual operation of the system. The paper shows an example illustrating the project stages of the connection between the interfaces with different signal standards and different data frame formats. It also presents how to implement the FPGA configuration application as well as the methodology of research carried out on the stage of user functions simulation, the FPGA configuration verification and the results of research conducted during the testing operation of coupled interfaces. Taking into account the selected FPGA the proposals providing range of ts use in the context of possible signal standards implementation were formulated, input/output signal frequency restrictions were indicated as well as the examples of interface standards with which the configured FPGA can exchange the data with specific parameters of communication.
6
Content available Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA
Gracki K., Skorupski A., Pawłowski M., Kerntopf P.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
477--479
PL
Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.
EN
Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.
7
Content available remote Metoda tworzenia formalnego zapisu algorytmów działania urządzeń srk
Kawalec P., Rżysko M.
Prace Naukowe Politechniki Warszawskiej. Transport
|
2013
|
z. 100
91--108
PL
W artykule przedstawiono problemy formalnego zapisu algorytmów działania urządzeń zabezpieczenia ruchu kolejowego oraz wspomaganej komputerowo specyfikacji tych algorytmów z wykorzystaniem języków opisu sprzętu. Przegląd stosowanych obecnie metod opisu urządzeń srk wskazuje, że nie istnieje metoda, która mogłaby zapewnić jednolitą platformę opisu wszelkiego rodzaju dyskretnych układów sterowania. Większość stosowanych metod opisu nie pozwala na wykorzystanie wspomagania komputerowego na etapie specyfikacji i weryfikacji algorytmów działania tego typu układów. Zostało pokazane, że zastosowanie do tego celu języków opisu sprzętu tworzy jednolitą platformę specyfikacji i weryfikacji urządzeń srk, pozwalając dodatkowo na statyczną i dynamiczną weryfikację poprawności opisu z wykorzystaniem wspomagania komputerowego w postaci symulatorów logicznych. Na przykładzie specyfikacji algorytmu działania jednoodstępowej blokady liniowej w języku VHDL zaprezentowane zostały zarówno możliwości pakietu Active-HDL, jak i proces wspomaganej komputerowo specyfikacji i weryfikacji projektowanego układu.
EN
The article presents a method of railway traffic control algorithm specification using formal description and computer aided design. The review of currently used description methods of railway traffic control devices and systems indicates that the method which could ensure a uniform platform for description of all kinds of discrete control systems does not exist. Most of currently used description methods do not allow the use of computer support at the stage of specification and verification. It is shown that application of hardware description languages for this purpose comprises a uniform platform for specification and verification of railway traffic control devices, which additionally allows static and dynamic verification of correctness of this description with the use of computer support in the form of logic simulators. On the examplary specification of one-section line block operation algorithm in VHDL, both the possibilities of Active–HDL package as well as the process of computer aided specification and verification of the designed system are presented.
8
Content available Komputerowo wspomagana specyfikacja funkcji zależnościowych urządzeń srk w językach opisu sprzętu
Kawalec P., Rżysko M.
TTS Technika Transportu Szynowego
|
2012
|
R. 19, nr 9
1605--1614, CD
PL
W artykule omówiona została koncepcja wykorzystania języków opisu sprzętu do specyfikacji funkcji zależnościowych urządzeń sterowania ruchem kolejowym. Przegląd stosowanych rozwiązań pokazuje, że nie istnieje metoda opisu zapewniająca jednolitą platformę specyfikacji dyskretnych układów sterowania w kolejnictwie. Obecnie wykorzystywane metody nie oferują również możliwości statycznej i dynamicznej weryfikacji wykonanego układu. Proces projektowania przy użyciu proponowanej metody zaprezentowany został na przykładzie specyfikacji algorytmu działania pojedynczego modułu dla geograficznego systemu zależnościowego, tworzonego w języku VHDL. Zastosowanie symulatorów logicznych w procesie weryfikacji projektu pozwoliło na wykonanie symulacji potwierdzających poprawność działania modelu. Na podstawie tak wykonanej specyfikacji pokazano zalety wykorzystania wspomagania komputerowego w postaci wszechstronnego pakietu przeznaczonego do tworzenia w językach HDL.
EN
This paper presents several issues concerning computer aided specification of railway interlocking functions using hardware description languages. The review of currently used methods shows that none of them can provide a uniform design platform for railway applications, capable of static and dynamic verification of the design. The proposed design process is shown on an exemplary specification of a geographical interlocking module algorithm, written in VHDL. With the use of logic simulators it was possible to verify correctness of the description. The article presents various advantages of utilizing both hardware description languages and computer aided design software.
9
Content available remote Algorytm pracy programowalnego sterownika z optycznym sprzężeniem zwrotnym
Gilewski M.
Przegląd Elektrotechniczny
|
2012
|
R. 88, nr 5a
158-161
PL
W publikacji przedstawiono algorytm pracy autorskiego opracowania sterownika diod laserowych oraz LED. Algorytm został zakodowany w języku VHDL. Postać końcową kompilacji zaimplementowano w strukturze FPGA. Na podstawie amplitudy fotoprądu zwrotnego algorytm wyznacza natężenie prądu zasilającego diodę laserową. Przedstawione rozwiązanie umożliwia elastyczne sterowanie prądowym punktem pracy diody laserowej lub LED. Aplikację można również wykorzystać do syntezy charakterystyk przejściowych prądu zasilającego diody.
EN
The article presents the control algorithm of LEDs and laser diodes driver. This algorithm has been imlemented in VHDL. The source code was compiled using the Quartus II Web Edition software. The resulting bitsream is used to program FPGA. The algorithm dynamically calculates the current value of the laser diode. For this purpose it uses the current value of the monitor diode. The algorithm can also be applied to the synthesis of transient characteristics of LEDs or laser diodes.
10
Zastosowanie języków opisu sprzętu do specyfikacji urządzeń srk
Kawalec P., Rżysko M.
Logistyka
|
2012
|
nr 4
PL
W artykule przedstawiono zagadnienia wspomaganej komputerowo specyfikacji urządzeń srk z wykorzystaniem języków opisu sprzętu. Przegląd stosowanych obecnie metod opisu urządzeń i systemów srk wskazuje, że nie istnieje metoda, która mogłaby zapewnić jednolitą platformę opisu wszelkiego rodzaju dyskretnych układów sterowania. Dodatkowo większość stosowanych metod opisu nie pozwala na wykorzystanie wspomagania komputerowego na etapie specyfikacji i weryfikacji algorytmów działania tego typu układów. Zostało pokazane, że zastosowanie do tego celu języków opisu sprzętu tworzy jednolitą platformę specyfikacji i weryfikacji urządzeń srk, pozwalając dodatkowo na statyczną i dynamiczną weryfikację poprawności opisu, z wykorzystaniem wspomagania komputerowego w postaci symulatorów logicznych. Na przykładzie specyfikacji algorytmu działania jednoodstępowej blokady liniowej w języku VHDL zaprezentowane zostały zarówno możliwości pakietu Active-HDL, jak i proces wspomaganej komputerowo specyfikacji i weryfikacji projektowanego specjalizowanego układu.
EN
The article presents several issues concerning computer aided specification of railway traffic control devices using hardware description languages. The review of currently used description methods of railway traffic control devices and systems indicates that the method which could ensure a uniform platform for description of all kinds of discrete control systems does not exist. In addition, the majority of description methods currently used do not allow the use of computer support at the stage of specification and verification of operation algorithms of this type of systems. It is shown that application of hardware description languages for this purpose comprises a uniform platform for specification and verification of railway traffic control devices, which additionally allows static and dynamic verification of correctness of this description with the use of computer support in the form of logic simulators. On the example of specification of one-section line block operation algorithm in VHDL, both the possibilities of Active–HDL package as well as the process of computer supported specification and verification of the designed specialized system are presented.
11
Content available Nowe stanowiska dydaktyczne do nauki sterowania cyfrowego z wykorzystaniem układów programowalnych
Noga K.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2011
|
Nr 30
93-96
PL
W artykule przedstawiono nowe stanowiska laboratoryjne, które są wykorzystywane w Katedrze Automatyki Okrętowej AM Gdynia do nauki sterowania cyfrowego z wykorzy-staniem układów programowalnych i języka VHDL. Przedstawiono stanowisko z platformą mobilną, modelem domu mieszkalnego, robotem kroczącym, modelem alarmowym skarbca oraz system wprowadzania danych z klawiatury matrycowej. Stanowiska te są obecnie z powodzeniem wykorzystywane w czasie zajęć z techniki cyfrowej do nauki programowania w edytorze graficznym lub tekstowym, w środowisku Quartus, Max Plus Baseline II lub Web Pack.
EN
This paper presents examples of applications for several models controlled by programmable logic devices (PLDs). During digital logic laboratory sessions students create control systems for models and realize particular assignments with application of PLDs. The purpose of laboratory sessions is to familiarize students with programming in VHDL language and software environments designed for PLD.
12
Content available Metoda generowania równań boolowskich dla podprogramów języka VHDL
Mościcki M.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
660-662
PL
W artykule zaprezentowano metodę generowania równań boolowskich dla podprogramów języka VHDL. W pierwszej części artykułu zostały przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL. W części drugiej zaprezentowano metodę umożliwiającą generowanie równań boolowskich dla procedur oraz funkcji. W części trzeciej dokonano porównania działania kompilatora VHDL2Bool z innymi istniejącymi narzędziami.
EN
A method of boolean equation generation for subprograms of the VHDL language is presented int the paper. The first part of the paper presents subprograms in VHDL language: procedure and function. This part also presents problems of the boolean equation generation for procedure and function with sources written in the VHDL language. The second part presents the main method. This method consists of two phases and 11 steps. Steps 1 to 10 prepare source code for translation. The main goal of the first 10 steps is to change all variables and signals names: step 1 - order subprograms parameters, step 2 - find all subprograms names, step 3 - check formal and actual subprogram parameters, step 4 - order actual parameters, step 5 - create new return variable, step 6 - compute all variables length, step 7 - prepare subprogram source code, step 8 - compute arithmetic expressions, step 9 ? prepare local variables names, step 10 - prepare subprogram source code for boolean equations generation. Step 11 translates source code for boolean equations. There are 15 algorithms described in all steps. Each step is illustrated by an example. The method use lexical, semantic and syntactic analyser results. Steps 5,6,7,9,10 and 11 are novelty. As an example of practical application of the method some results of the boolean equations generation are shown in the third part. In the third part the comparison of the method with existing industrial compilers there is presented.
13
Content available Zastosowanie języka VHDL do badania złożonych sieci zestykowych
Kawalec P., Kotliński D.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
529-531
PL
W artykule przedstawiono zagadnienia zastosowania języka opisu sprzętu VHDL do analizy obwodów przekaźnikowych stosowanych w sterowaniu ruchem kolejowym. Przedstawiona metoda modelowania sieci zestykowych pozwala na analizę hazardu statycznego i dynamicznego występujących w rzeczywistych obwodach przekaźnikowych. Po zamodelowaniu poszczególnych elementów tworzony jest model całej sieci zestykowej blokady samoczynnej, który następnie jest badany z wykorzystaniem symulatorów logicznych.
EN
The article presents issues concerning the application of hardware description language VHDL to the analysis of relay systems used in railway traffic control. The modelling of contact networks method presented allows for the analysis of static and dynamic hazard which appears in real relay systems. After modelling particular elements, the model of the whole contact network of automatic interlocking is created, which is then tested with the use of logical simulators.
14
Content available Generowanie równań boolowskich dla instrukcji mapowania języka VHDL
Mościcki M.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 5
90-92
PL
W przedstawionym opracowaniu zaprezentowany został sposób generowania równań boolowskich dla wielokrotnie powtarzających się mapowań na tą samą jednostkę. Algorytm ten opiera się na zapisie raz wygenerowanych równań dla mapowanej jednostki w odpowiednim metapliku. Dla każdej jednostki może istnieć wiele metaplików zawierających równania. Oprócz plików z równaniami tworzony jest dodatkowy plik zawierający informacje o mapowanych sygnałach jednostki. W omówionym algorytmie pełny proces generowania równań boolowskich dla takich samych argumentów odbywa się tylko raz.
EN
In this paper is proposed and discribed a Boolean Equation generation for multiple map. The algorithm is based on writing generated equations for map entity in meta file. There is a possibility of existing for one entity many meta files with equations. If map process on the same entity appears multiple, then full Boolean equations generation process is done only once.
15
Content available Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL
Mościcki M.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
131-132
PL
W artykule zaprezentowano sposób generowania równań boolowskich dla operacji porównania języka VHDL. W języku VHDL istnieje 6 operatorów relacji: =, /=, <, <=, >, >=, które pozwalają na stwierdzenie, czy pomiędzy operandami zachodzi określona relacja. Operandy muszą być tego samego typu, natomiast wynik jest zawsze typu BOOLEAN. W artykule zaprezentowano algorytm użyty dla wszystkich operatorów relacji. W przypadku gdy operandy są typu tablicowego algorytmy generowania równań boolowskich dla operatorów relacji są dość mocno rozbudowanie i z tego względu właśnie te algorytmy zostały szczegółowo przedstawione. Pokazano praktyczne zastosowanie opisanego algorytmu.
EN
In this paper is proposed and described a Boolean Equation generation algorithm for relational operators in VHDL language. There are 6 relational operators: =, /=, <, <=, >, >=. Relational operators, compare two operands of the same base type and return a BOOLEAN value. IEEE VHDL defines the equality (=) and inequality (/=) operators for all types. Two operands are equal if they represent the same value. For array and record types, IEEE VHDL compares corresponding elements of the operands. IEEE VHDL defines the ordering operators (<, <=, >, and >=) for all enumerated types, integer types, and one-dimensional arrays of enumeration or integer types. If the two arrays have different lengths and the shorter array matches the first part of the longer array, the shorter one is ordered before the longer. Thus, the bit vector 101 is less than 101000. Arrays are compared from left to right, regardless of their index ranges (to or downto). There are shown practical application of the algorithm.
16
Translacja instrukcji sekwencyjnych języka VHDL
Radziewicz M.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
54--55
PL
Artykuł opisuje problemy występujące podczas translacji instrukcji sekwencyjnych generujących logikę kombinacyjną języka VHDL. Proponowanym formatem wyjściowym są równania boolowskie. Przedstawione w artykule informacje posłużyły za podstawę do stworzenia algorytmów kompilatora przeznaczonego do syntezy logicznej. Ostatnią część artykułu stanowi prezentacja wyników uzyskanych za pomocą wspomnianego narzędzia.
EN
The article describes problems concerning translation of VHDL's sequential statements. The dissertations focus on combination logic so the set of discussed instructions is limited. Knowledge presented became the base for a set of algorithms used in a real VHDL compiler meant for synthesis, which uses Boolean equations as an output format. The tool was put under excessive testing, the results which can be found at the end of the article.
17
Implementacja bibliotek standardowych języka VHDL
Mościcki M.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
52--53
PL
W artykule zaprezentowane zostaną sposoby generowania równań boolowskich dla podprogramów języka VHDL ze szczególnym uwzględnieniem podprogramów zawartych w bibliotekach standardowych. W pierwszej części zostaną przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL dla funkcji z bibliotek standardowych. W części drugiej zostanie zaprezentowany algorytm umożliwiający generowanie równań boolowskich dla podprogramów. Jako przykład praktycznego zastosowania algorytmu, w części trzeciej zostaną przedstawione wyniki generowania równań boolowskich dla kilku układów logicznych.
EN
The paper presents the method of boolean equations generating for subprograms of the VHDL language, especially subprograms in standard library. In the first part of the paper presented problems of the generating boolean equations with sources written in the VHDL language for functions from standard packages. The second part presents algorithm enable to generate Boolean equations for procedures and functions. As an example of practical application of above algorithm some results of the generating boolean equations are shown in the third part.
18
Content available remote System pomiarowo-kontrolny dla nadprzewodzącej, mikrofalowej wnęki rezonansowej akceleratora tesla i europejskiego lasera xfel
Późniak T., Czarski T. W., Romaniuk R. S.
Kwartalnik Elektroniki i Telekomunikacji
|
2005
|
Vol. 51, z. 1
175--210
PL
Opisano nowe rozwiązanie zintegrowanego systemu efektywnego, sprzętowego symulatora i kontrolera niobowej, nadprzewodzącej, rezonansowej wnęki mikrofalowej 1,3GHz, o dużej dobroci. System jest przeznaczony dla lasera na swobodnych elektronach i akceleratora e+ - e- TESLA. System zrealizowano na bazie układu programowalnego typu FPGA VirtexII V3000. Model fizyczny wnęki rezonansowej (na podstawie którego opracowano symulator) i schemat układu jej sterowania przygotowano w języku VHDL przy wykorzystaniu sprzętowych elementów mnożących zawartych w serii układów VirtexII. W rezultacie uzyskano implementację pełnego urządzenia symulatora i kontrolera (nazywanego w pracy systemem SIMCON) pracującego w trybie czasu rzeczywistego, zgodnie z projektem układu sterowania wnęk rezonansowych akceleratora TESLA. Opisano, w szczególności, warstwę funkcjonalną systemu oraz scharakteryzowano działanie poszczególnych bloków wykonawczych zaimplementowanych w układzie FPGA. Przedstawiono strukturę funkcjonalną oraz sprzętową implementację warstwy komunikacyjnej. Zamieszczono wybrane przykłady działania, uzyskane na bazie monitoringu procesów czasu rzeczywistego. Opisany system jest przeznaczony do uruchamianego lasera na swobodnych elektronach dla zakresu VUV, zastępując z powodzeniem poprzednią generację analogowych układów sterowania akceleratorów. Testowany jest także w układach pomiarowych pojedynczych, ośmio-wnękowych segmentów nadprzewodzącego akceleratora liniowego. Jest to jedna z pierwszych pełnych realizacji wdrożonego systemu pomiarowo-kontrolnego akceleratora wykorzystująca możliwości układu FPGA posiadającego rozbudowaną warstwę cyfrowego przetwarzania sygnałów (DSP).
EN
The work describes a new, integrated, effective, hardware system of 1,3GHz microwave, very high finesse, cavity simulator and controller (referred to as the Simcon system). The resonant, superconducting, niobium cavity under consideration is a part of the free electron laser and the e+ -e- linear TESLA accelerator. The system was realized with the aid of a programmable FPGA chip of VirtexII V3000 series. The physical model of the resonant cavity (on which rests the simulator idea) and the circuit layout of its control, as well as the feedback and auxiliary circuits (prepared in agreement with the accelerator requirements) were done in the VHDL language. The design has incorporated hardware multiplication units present inside the VirtexII series of chips. The multiplication units were used to build a DSP subsystem. As a result, a hardware implementation of the full superconducting cavity simulator and contraller device was obtained, working in the real time, in accordance with the control system of the TESLA accelerator. In particular, the paper presents functional layer of the SIMCON system, and characterizes work of individual executing blocks, which were implemented in the FPGA chip. A functional structure and hardware implementation of the communication layer was presented. Chosen examples of the system performance were quoted, basing on monitoring of the real-time processes. The described system is projected for free electron, VUV laser under construction, and will replace in an evolutionary way, a previous analog generation of the accelerator control system. It is also tested in the measurement setups for single cavity units of the superconducting linear accelerator. According to the current knowledge of the authors, it is one of the first, realizations of the accelerator control systems, using the possibilities of the FPGA chip equipped with embedded, extended DSP feasibilities.
19
Metoda analizy sieci komputerowej za pomocą modelu zdarzeniowego.
Senczyna S.
Studia Informatica
|
2001
|
Vol. 22, nr 2
179-189
PL
Proponowany model zdarzeniowy polega na zastosowaniu metodyki projektowania architektur komputerowych do modelowania sieci komputerowej. Transmisje między serwerami i stacjami sieci są modelowane jako sekwencje zdarzeń na punktowej skali czasu. Za pomocą modelu można obliczyć czas transmisji zasobów na wyjściach serwerów, co w opracowaniu zostało przedstawione za pomocą diagramów zdarzeń.
EN
The proposed event model depends on the using of computer architecture design methodology for modedlling a computer network. Transmission between servers and workstations are modelled as the sequence of events on the discrete time axis. Using the model the time of resource on output of servers may be calculate, that has been shown in papers using the event diagrams.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.