Wyniki wyszukiwania - BazTech

1

An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine

Mahendra H. N., Mallikarjunaswamy S.

International Journal of Electronics and Telecommunications

|

2022

|

Vol. 68. No. 3

609--617

EN

This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.

2

A Precise and High Speed Charge-Pump PLL Model Based on SystemC/SystemC-AMS

Ma K., Van Leuken R., Vidojkovic M., Romme J., Rampu S., Pflug H., Huang L., Dolmans G.

International Journal of Electronics and Telecommunications

|

2012

|

Vol. 58, No. 3

225-232

EN

The Phase Locked Loop (PLL) has become an important part of electrical systems. When designing a PLL, an efficient and reliable simulation platform for system evaluation is needed. However, the closed loop simulation of a PLL is time consuming. To address this problem, in this paper, a new PLL model containing both digital and analog parts based on SystemC/SystemC-AMS (BETA version) is presented. Many imperfections such as Voltage Control Oscillator (VCO) noise or reference jitter are included in this model. By comparing with the Matlab model, the SystemC/SystemC-AMS model can dramatically reduce simulation time. Also, by comparing with Analog Devices ADI SimPLL simulation results, Cadence simulation results and real measurement results, the accuracy of the SystemC/SystemC-AMS model is demonstrated. The paper shows the feasibility of a unified design environment for mixed-signal modelling based on SystemC/SystemC-AMS in order to reduce the cost and design time of electrical systems.

3

Szybka filtracja portów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall

Twardy M., Sułkowski G., Wiatr K.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

615-617

PL

W niniejszym artykule autorzy przedstawiają wyniki prac badawczych związanych z budową sprzętowego klasyfikatora portów sieciowych. Opracowana koncepcja filtru portów opiera się na wykorzystaniu elementarnych pamięci RAM16X1D dostępnych w układach FPGA z rodziny Virtex firmy Xilinx. Uzyskana wydajność przetwarzania danych, przekraczająca 160 milionów pakietów na sekundę oraz pozytywnie rezultaty wstępnych testów praktycznych, stwarzają możliwości zastosowania rozwiązania we współczesnych sieciach teleinformatycznych o dużych przepustowościach.

EN

The paper presents the results of practical realization of the network ports classifier based on cascades of RAM16X1D memory available in Xilinx Virtex FPGA chips. The first section introduces a packet classification subject. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The network port filter architecture (shown in Fig. 2) assumed by the authors is discussed in the section 3. The section 4 contains details concerning the basic filtering element functionality and implementation method. The last section summarizes the results obtained. The new architecture of the ports classifier based on RAM16X1D storage elements adopted by the authors allows achieving the high speed data processing. The estimated maximum operating frequency for the ports filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.

4

Filtrowanie adresów sieciowych w sprzętowym systemie bezpieczeństwa typu Firewall

Twardy M., Sułkowski G., Wiatr K.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

479-481

PL

W niniejszym artykule zaprezentowano wyniki praktycznej realizacji sprzętowego klasyfikatora adresów sieciowych opartego o dedykowaną pamięć TCAM (ang. Ternary Content-Addressable Memory). Opracowana metoda implementacji pamięci TCAM charakteryzuje się dużą szybkością pracy oraz znacznie efektywniejszym wykorzystaniem zasobów układów FPGA w porównaniu do komercyjnych wersji oferowanych przez firmę Xilinx.

EN

The paper presents the results of practical realization of a network address and protocol type classifier based on Ternary Content-Addressable Memory (TCAM). The first section deals with a subject of packet classification. The second one describes the packet classifier internal structure, characterizing in details each of the elements included in the classifier, according to the block diagram of Fig. 1. The address filter architecture (shown in Fig. 2) assumed by the authors is discussed in the third section. The fourth section contains some details concerning the TCAM cells array functionality and implementation method. The last section summarizes the results obtained. The new TCAM architecture based on RAM16X1S storage elements adopted by the authors is much more effective than the commercial solution generated by the Xilinx COREGenerator software. The device resources requirements are over two times lower than the resources required by the COREGenerator version. This significant reduction causes improvements in overall timing characteristics. The estimated maximum operating frequency for the address and protocol type filter is 160 MHz. It means that the module can analyze about 160 million packets per second. The research work is in line with the rapidly developing trend towards using reprogrammable logic for securing data transfer in information technology networks.

5

Implementation of the Hardware Packet Classification System

Sułkowski G., Twardy M., Wiatr K.

Journal of Applied Computer Science

|

2009

|

Vol. 17, nr 2

97-111

EN

This article presents the results of research related to the construction of a complete packet classifier, constituting the main element of a hardware-based firewall security system. The developed solution is based on two filter blocks operating in parallel: address filters and network ports filters. The proposed method of filtering network addresses using dedicated TCAM memory is characterized by fast operational speeds and a much more effective usage of FPGA chip resources as compared to commercial versions offered by Xilinx. Similarly, in order to verify network ports, especially taking into account rules that define port ranges, the authors proposes a novel concept based on cascades of elementary RAM16X1D memory available in Xilinx’s Virtex FPGA family circuits. The resulting data processing speed in excess of 160 million of packets per second, coupled with positive results of preliminary tests, make it possible to use the classification system in modern wide bandwidth telecommunications networks.

6

Modelowanie automatów synchronicznych w języku VHDL pod kątem efektywnego wykorzystania niezależnych narzędzi syntezy

Czerwiński R., Kulisz J.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 2

77-82

PL

Artykuł dyskutuje pewne zagadnienia opisu automatów sekwencyjnych w języku opisu sprzętu VHDL, a w szczególnie problem połączenia syntezy logicznej wykonywanej w narzędziu niezależnym z syntezą fizyczną wykonywaną w oprogramowaniu komercyjnym, dostarczanym przez producenta układów programowalnych. Ze względu na czytelność i przenaszalność najbardziej atrakcyjnym sposobem wprowadzenia projektu po syntezie logicznej do narzędzia komercyjnego powinien być opis w języku opisu sprzętu, dokonany na możliwie najwyższym poziomie abstrakcji. Ponieważ narzędzia komercyjne mogą głęboko ingerować w logiczną strukturę projektu, opis behawioralny, połączony z kodowaniem stanów zdefiniowanym przez projektanta, nie zapewnia optymalnej jakości syntezy. Autorzy proponują styl opisu, który jest przenaszalny i czytelny, a jednocześnie umożliwia efektywne przeprowadzenie syntezy fizycznej w systemach komercyjnych. Wyniki eksperymentów dowodzą, że zaproponowana metoda opisu, wraz z odpowiednią metodą kodowania stanów wewnętrznych, prowadzą do redukcji powierzchni układów CPLD, w których realizowany jest automat sekwencyjny.

EN

The paper discusses certain issues concerning FSM description in an HDL, and in particular the problem of combining logic synthesis performed in vendor-independent tools with physical synthesis performed in commercial tools, supplied by PLD vendors. Because of its clarity and portability, a textual description in an HDL seems to be the most attractive way of porting the project to a commercial tool, after the logic synthesis stage. The description should use the highest possible level of abstraction. Because commercial software can in many cases "destroy" logical structure generated by independent tools, behavioural description combined with user-defined state coding doesn't provide optimal quality of synthesis. The authors propose a style of FSM modelling, that is still portable and readable, and enables effective physical synthesis in commercial tools. The method was verified for CPLD circuits. Experimental results prove that the proposed style of description, combined with an appropriate state coding, leads to more effective synthesis with regards to logic resources used.

7

Weryfikacja reguł bezpieczeństwa wspomagana mechanizmami pamięci podręcznej w sprzętowej implementacji systemu bezpieczeństwa typu firewall

Sułkowski G., Twardy M., Wiatr K.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

511-513

PL

W niniejszym artykule autorzy dokonują przeglądu istniejących algorytmów klasyfikacji pakietów celem adaptacji najodpowiedniejszego spośród nich dla potrzeb budowanego systemu zabezpieczeń sieciowych klasy Firewall. Równocześnie prezentują koncepcje zwiększenia całkowitej wydajności proponowanego rozwiązania poprzez zastosowanie dodatkowych mechanizmów wykorzystujących m.in. pamięci podręczne, potokowość oraz zrównoleglenie przetwarzania danych.

EN

In this paper authors present their research into the actual state of the hardware implemented packet classification algorithms for the adaptation into their implementation of the hardware Firewall security system. The paper also describes the idea of enhancing the overall processing efficiency by using additional mechanisms like local cache memory, pipelining and parallel processing.

8

Implementacja systemu bezpieczeństwa typu Firewall dla potrzebsieci Ethernet w oparciu o układy reprogramowalne FPGA

Sułkowski G., Twardy M., Wiatr K.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 5

114-116

PL

W artykule omówiono prace badawcze dotyczące budowy sprzętowego systemu bezpieczeństwa typu Firewall dla ochrony zasobów w sieci Ethernet. Implementacja takiego systemu w układach programowalnych FPGA z jednej strony uniemożliwi jakiekolwiek włamania do systemu bezpieczeństwa, z drugiej natomiast rekonfigurowalność układu FPGA pozwoli na łatwe modyfikacje tego systemu, w tym także modyfikacje zdalne. Opracowywany system bezpieczeństwa typu Firewall, implementowany w układzie programowalnym FPGA, wpisuje się w aktualny nurt badań światowych nad budową zasobów rozbudowanych elementów bibliotecznych typu IP Cores, przeznaczonych do projektowania rozbudowanych systemów obliczeniowych.

EN

In this document authors discuss current stage of their work focused on firewall security system implemented in FPGA technology and dedicated for Ethernet LAN. The FPGA technology ensures high security level and can protect from hackers attack. On the other hand, the FPGA technology allow in simple way to change the firewall configuration and settings via the remote reconfiguration mechanisms. Authors hope that designed security system will be widely used as an IPCore library element in large computing systems.

9

Implementacja standardu sieci Ethernet IEEE 802.3 w układach FPGA na potrzeby systemu bezpieczeństwa typu Firewall

Sułkowski G., Twardy M., Wiatr K.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

30-32

PL

W artykule omówiono wyniki implementacji standardu sieci Ethernet IEEE 802.3 w układach reprogramowalnych FPGA. Autorzy prezentują przyjętą formułę dekompozycji kontrolera sieciowego dokonując równocześnie charakterystyki poszczególnych modułów opisanych za pomocą języka VHDL w odniesieniu do wymogów stawianych przez standard. Przeprowadzone prace stanowią pierwszy etap realizacji projektu ba-dawczego zmierzającego do opracowania w pełni sprzętowego systemu bezpieczeństwa typu Firewall. To nowatorskie podejście ma na celu stworzenie rozwiązania o wysokiej odporności na włamania oraz o dużej elastyczności wewnętrznej architektury, pozwalającej wykorzystać oferowane przez technologię FPGA możliwości rekonfiguracji zasobów sprzętowych.

EN

The article describes results of the Ethernet IEEE802.3 implementation in FPGA chip. Authors present applicated decomposition model of the Ethernet controller and characterize each of the sub-module created in VHDL language. Executed work is the first stage of the research project being intended to full hardware implementation of the firewall security system using FPGA technology. The goal of this innovatory approach is to prepare high security system with high inter-module flexibility with opportunities involved by FPGA recon-figuration functionality.

10

Język VHDL w systemach projektowania układów cyfrowych dla modułów PLD/FPGA

Borowski-Dobrowolski W., Skrzeszewski T., Zbierzchowski B.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

1999

|

nr 4

215-221

PL

Opisano podstawowe zasady specyfikacji układów cyfrowych za pomocą języka VHDL oraz uproszczoną wersję tego języka - Basic VHDL, stosowaną w komputerowym systemie projektowania LOG/iC2. Przedstawiono przykłady opisu oraz możliwości wykorzystania języka do opisu złożonych układów cyfrowych w telekomunikacji.

EN

Basic rules of digital circuit specification in VHDL are presented, as well as simplified version of this language - Basic VHDL, used in CAD system LOG/iC. Some examples of description and possibilities of using VHDL for description of complex digital circuits in telecommunications are presented.