PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 13

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Zracjonalizowany algorytm mnożenia dwóch kwaternionów
Tariov A., Tariova G.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 9
137-140
PL
W pracy został przedstawiony syntezowany przez autorów zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający w najbardziej ogólnym przypadku wykonania mniejszej liczby operacji mnożenia w stosunku do bezpośredniego, naiwnego sposobu liczenia.
EN
The rationalized algorithm for two quaternion multiplication which require in the common case of a fewer number of multiplication operations then naive way of computing is presented.
2
Content available Aspekty algorytmiczne redukcji liczby bloków mnożących w układzie do obliczania iloczynu dwóch kwaternionów
Tariova G., Tariov A.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
688-690
PL
W pracy został przedstawiony zracjonalizowany algorytm mnożenia dwóch kwaternionów wymagający wykonania mniejszej liczby operacji mnożenia i dodawania, niż dowolny ze znanych autorom "szybkich" algorytmów tego typu. Pozwala to przy implementacji zmniejszyć nakłady obliczeniowe lub zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji mnożenia dwóch kwaternionów w dowolnym sprzętowo-programowym środowisku implementacyjnym.
EN
In the paper the rationalised algorithm for two quaternion product calculating with the reduced number of arithmetic operations (or multipliers and adders - in hardware implementation case) is presented. The computing of quaternion product in the naive way, using the definition, takes 16 multiplications and 12 additions, while the proposed algorithm can compute the same result in only 8 multiplications and 28 additions. This approach allows lowering hardware expenses and creates favorable conditions for effective convolution realisation on the reprogrammable platform. The computational procedure for quaternion multiplication is described in matrix notation. This notation enables adequate representation of the space-time structures of an implemented computational process and directly maps these structures into the hardware realisation space. The proposed structure can be successfully applied to accelerate calculations on FPGA based platforms as well as enhance the efficiency of hardware in general.
3
Aspekty algorytmiczne organizacji jednostki procesorowej do mnożenia liczb Cayleya
Tariov A., Tariova G.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 11
104-108
PL
W artykule zostały przedstawione aspekty algorytmiczne organizacji dedykowanej jednostki obliczeniowej przeznaczonej do przyspieszenia procedury wyznaczania iloczynu dwóch liczb Cayleya (oktonionów), reprezentujących obok kwaternionów rozszerzenie algebry liczb zespolonych. Atutem proponowanej struktury jest zredukowana dwukrotnie liczba bloków mnożenia względem naiwnej metody implementacji owej operacji. Przy syntezie omawianej struktury algorytmicznej została zastosowana reprezentacja macierzowa operacji mnożenia oktonionów, co pozwala przedstawić mnożenie liczb Cayleya za pomocą iloczynu wektorowo-macierzowego. Uwzględnienie pewnych relacji pomiędzy elementami tej macierzy pozwala zmniejszyć liczbę operacji mnożenia niezbędnych do realizacji procedury mnożenia oktonionów.
EN
In work the rationalized algorithmic structure of processing unit for Cayley numbers product calculating with the reduced number of multiplications is presented. Since multiplier requires much more hardware than adder, fewer multiplications imply law power. Therefore, reducing the number of multiplications in VlSI processors design is usually a desirable task. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform. The computational procedure for Cayley numbers multiplication is described in matrix notation. This notation enables us to represent adequately the space-time structure of an implemented computational process and directly maps this structure into the hardware realization space. The proposed structure can be successfully applied to accelerate calculations in FPGA based platforms as well as enhance efficiency of hardware in general.
4
Aspekty algorytmiczne wyznaczania współczynników wielomianu Reeda-Mullera na podstawie trókąta Pascala
Tariova G., Tariov A.
Metody Informatyki Stosowanej
|
2009
|
nr 1 (18)
119-124
PL
W artykule opisano własności algorytmiczne organizacji sieci logicznej do wyznaczania współczynników wielomianu Reeda-Mullera na podstawie trójkąta Pascala. Pod kątem złożoności proponowane rozwiązanie lokuje się pomiędzy metodą bezpośredniego wyznaczania tych współczynników za pomocą iloczynu macierzowo-wektorowego oraz algorytmem na podstawie szybkiej transformaty koniunkcyjnej. Oznacza to, że uzyskana ostatecznie struktura jest mniej skomplikowana niż w przypadku realizacji metody bezpośredniej, oraz wymaga przy sprzętowej implementacji mniej elementów logicznych. Natomiast w porównaniu do struktury opartej na realizacji „szybkich” algorytmów wymaga ona więcej elementów logicznych, posiadając jednak bardziej regularną oraz prostszą strukturę. Cechą charakterystyczną proponowanego podejścia jest to, że w razie obecności na wejściach sieci logicznej wszystkich wartości funkcji boolowskich, odpowiednie wartości współczynników wielomianu Reeda-Mullera mogą być po kolei wyznaczone w trakcie realizacji procesu przetwarzania danych po rozpoczęciu każdej kolejnej iteracji. Natomiast w przypadku sekwencyjnego sposobu realizacji procesu obliczeniowego odpowiednie wartości współczynników tego wielomianu mogą być wyznaczone w trakcie nadchodzenia kolejnych wartości funkcji boolowskich, nie oczekując na obecność całego wektora danych na wejściach sieci. Tych walorów nie posiadają obydwie wspomniane metody, służące w tej pracy za punkt odniesienia. Wszystko to sprawia, że zaprezentowane w artykule podejście stanowi w pełni konkurencyjne rozwiązanie w stosunku do rozwiązań porównywanych.
EN
In the paper the approach to the rational organization of logical network structure for simplified calculation of Reed-Muller polynomial coefficients with the reduced number of logical operation (EXOR gates or modulo-2 adders - in hardware implementation case) is presented.
5
Content available Struktura algorytmiczna jednostki procesorowej do realizacji operacji splotu liniowego
Tariov A., Tariova G.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
572-574
PL
W pracy została przedstawiona koncepcja organizacji struktury jednostki obliczeniowej dla realizacji operacji splotu liniowego ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Pozwala to zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji operacji splotu liniowego w układzie reprogramowalnym.
EN
In work the approach to the rational organization of algorithmic structure of the processor unit for realization of basic operation of linear convolution with the reduced number of multiplication (or multipliers - in hardware implementation case) is presented. This approach allows to lower hardware expenses and creates favorable conditions for effective convolution realization in the reprogrammable platform.
6
Zwektoryzowane algorytmy wyznaczania iloczynów trzech macierzy
Tariov A., Tariova G.
Metody Informatyki Stosowanej
|
2008
|
nr 3 (Tom 16)
247--255
EN
The algorithms of triple matrix product (TMP) realization are proposed in vectormatrix notation. This approach enables us to represent adequately the space-time structures of an implemented computational process and directly maps these structures into the hardware and software realization space. Thus, proposed representation offers not only a formalism for describing the algorithm, but it enables the derivation by pure algebraic manipulations of an algorithm that is well suited to be implemented in vector and matrix digital signal processors with various levels of parallelism.
7
Efektywne algorytmy wyznaczania wyrażenia postaci Y=(AÄB)X
Tariova G., Tariov A.
Metody Informatyki Stosowanej
|
2008
|
nr 4 (Tom 17)
221--229
EN
The two algorithms of Y=(AÄB)X expression realization with reduced number of arithmetic operations are proposed.
8
Content available Struktury algorytmiczne jednostek procesorowych do realizacji bazowych operacji dyskretnej transformaty falkowej
Tariova G., Tariov A.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
101-103
PL
W pracy zostało przedstawione podejście do zoptymalizowanej organizacji struktur algorytmicznych jednostek obliczeniowych dla realizacji bazowych operacji FDWT/IDWT ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Podejście to pozwala zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji metod falkowego przetwarzania danych w układzie reprogramowalnym.
EN
This paper is concerned with the novel algorithmic structures for the realization of FDWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well-known approaches, the immediate implementation of the above procedures requires 2L multipliers both for the DWT and IDWT basic procedures plus 2(L-1) adders for DWT and L adders for IDWT. At the same time, proposed algorithms require only 11oL multipliers for the both procedures plus 2L-1 adders for FDWT and L+1 adders for IDWT basic procedures. The proposed structures can be successfully applied to accelerate calculations in the FPGA-based platforms as well as to enhance the efficiency of hardware in general.
9
Zorientowane sprzętowo algorytmy realizacji bazowych operacji dyskretnej transformaty falkowej
Tariov A., Tariova G.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
65--67
PL
W pracy zostało przedstawione nowe podejście do efektywnej organizacji struktur algorytmicznych jednostek obliczeniowych dla realizacji bazowych operacji DWT/IDWT ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Podejście to pozwala zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji metod 01 falkowej obróbki danych w środowisku sprzętowo-programowym.
EN
This paper is concerned with the novel algorithms for the realization of DWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well-known approaches, the immediate implementation of the above procedures requires 2L multiplications both for the DWT and IDWT basic procedures plus 2(L-1) additions for DWT and L additions for IDWT. At the same time, proposed algorithms require only 1˝źL multiplications for the both procedures plus 3˝źL+1 additions for DWT and 3˝źL additions for IDWT basic procedures. The proposed algorithms can be successfully applied to accelerate calculations in the common-used computers as well as to enhance the efficiency of hardware in general.
10
Dedykowany procesor o architekturze xputera dla dyskretnej transformaty falkowej
Kapruzik M., Tariova G., Tatirov A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
74--76
PL
Dzięki wykorzystaniu zależności pomiędzy współczynnikami filtrów w dyskretnej transformacie falkowej możliwe jest zredukowanie liczby operacji koniecznych do wykonania takiego algorytmu. Struktura powstała w wyniku uwzględnienia takich zależności jest nieregularna. Utrudnia to wykorzystanie konwencjonalnych procesorów sygnałowych. W artykule proponuje się alternatywną architekturę procesora, opartą o architekturę xputera, dedykowaną do wykonania dyskretnej transformaty falkowej.
EN
Taking advantage of relationships between filter coefficients in discrete wavelet transform (DWT) reduction of required operations could be achieved. Resulting structure is irregular. It hinders the usage of conventional DSP processors. In this article alternative solution is proposed based on xputer architecture. Resulting processor architecture is specific to DWT application.
11
Procedury obliczeniowe wielopoziomowej dekompozycji oraz rekonstrukcji funkcji na podstawie pakietów falkowych
Popov O., Tariova G., Tariov A.
Informatyka Teoretyczna i Stosowana
|
2006
|
R. 6, nr 10
77-84
PL
Omówiono procedury obliczeniowe reprezentujące algorytmy dekompozycji oraz rekonstrukcji funkcji w bazie pakietów falkowych w ujęciu macierzowym. Notacja taka pozwala w sposób najbardziej adekwatny przedstawić przestrzenno-czasową strukturę realizowanego procesu obliczeniowego oraz w naturalny sposób odwzorować tę strukturę na przestrzeń możliwych realizacji. Znajomość struktur komponentów macierzowych oraz kolejności ich występowania w procedurze obliczeniowej pomaga określić skład i funkcje pojedynczych jednostek obliczeniowych. Ponadto umożliwia to stworzenie dogodnych warunków do efektywnej realizacji finalnych struktur procesorów falkowej analizy danych lub bezpośrednio zaimplementować je programowo za pomocą języków wysokiego poziomu, wykorzystujących instrukcje macierzowe (np. MATLABŽ).
EN
The fast DWT-packets procedures are proposed in matrix notation. This notation enables us to represent adequately the space-time structures of an implemented computational process and directly maps these structures into the hardware realization space. A knowledge of matrix components structures and their position in the computational procedure allows us to define the composition and functionality of separate processor units as well as to perform useful prerequisites for the effective implementation of DWT processors in the common VLSI circuit. In addition, (he mentioned procedures can be realized using high-level programming languages, which possess facilities for matrix forms.
12
Szybkie algorytmy realizacji bazowych operacji dyskretnej transformaty falkowej
Tariov A., Tariova G.
Informatyka Teoretyczna i Stosowana
|
2005
|
R. 5, nr 9
59--66
PL
W artykule przedstawiono nowe [podejście do efektywnej organizacji procesu obliczeniowego wyznaczania współczynników dyskretnej transformaty falkowej (prostei bez odwrotnej), bazujace na oryginalnyxh algorytmach dla realizacji bazowych operacji DWT/IDWT ze zredukowaną liczbą operacji arytmetycznych. Podejście to pozwala zmniejszyc nakłady obliczeniowe lub (w przypadku implementacji sprzetowej) zapotrzebowanie na zasoby sprzętowe oraz stworzyć warunki do efektywnejrealizacji metod falkowej obróbki danych w środowisku sprzetowo-programowym.
EN
This paper is concerned with the novel algorithms for the realization of DWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well known approaches, the immediate implementation of the above procedures requires 2L multiplications both for the DWT and IDWT basic procedures plus 2(L-l) additions for DWT and L additions for IDWT. At the same time, proposed algo-rithms require only 1 1/2 L multiplications for the both procedures plus 2(L-1) additions for DWT and L+l additions for IDWT basic procedures. The proposed algorithms can be successfully applied to accel-erate calculations in the common-used computers as well as to enhance the efficiency of hardware in general.
13
Algorytmy szybkiej transformaty falkowej w bazie funkcji Haara
Tariov A., Tariova G.
Informatyka Teoretyczna i Stosowana
|
2005
|
R. 5, nr 9
51--58
PL
W artykule omówiono procedury obliczeniowe reprezentujące "szybkie" algorytmy wyznaczania współczynników dyskretnej transformaty falkowej w bazie funkcji Haara w ujęciu macierzowym. Notacja taka pozwala w sposób najbardziej adekwatny przedstawić przestrzenno-czasową strukturę realizowanego procesu obliczeniowego oraz w naturalny sposób odwzorować tę strukturę na przestrzeń możliwych re-alizacji. Znajomość struktur komponentów macierzowych oraz kolejności ich występowania w procedurze obliczeniowej umożliwia określenie składu i funkcje pojedynczych jednostek obliczeniowych. Ponadto pozwala to stworzyć dogodne warunki do efektywnej realizacji finalnych struktur procesorów falkowej obróbki danych lub bezpośrednio zaimplementować je programowo za pomocą języków wysokiego poziomu, wykorzystujących instrukcje macierzowe.
EN
The fast Haar DWT procedures are proposed in matrix notation. This notation enables represent adequately the space-time structures of an implemented computational process and directly maps these structures into the hardware realization space. A knowledge of matrix components structures and their position in the computational procedure allows as to define the composition and functionality of separate processor modules as well as to perform useful prerequisites for the effective implementation of DWT processors in the common VLSI circuit. In addition, the mentioned procedures ran be realized using high-level programming languages, which possess facilities for matrix forms.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.