PL
 |
EN
Ten serwis zostanie wyłączony 2025-02-11.
Nowa wersja platformy, zawierająca wyłącznie zasoby pełnotekstowe, jest już dostępna.
Przejdź na https://bibliotekanauki.pl
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 6

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Practical application of dynamic "domino" logic in CMOS VLSI integrated circuits
100%
Kuźmicz W.
Electron Technology
|
1999
|
tom Vol. 32, No. 3
215-219
EN
This work discusses practical problems of implementation of combination circuits with dynamic ("domino" type) CMOS logic gates. A real life example from a large digital design is presented. The problems and thier solutions are presented together with experimental results. The problems with dynamic logic gates make the design process much more difficult and reduce chances for successful "first silicon". Dynamic circuits can be fast but consume more power. As a result, these circuits are not recommended for deep submicron technologies.
2
Department of Integrated Circuits' and Systems' Design
100%
Kuźmicz W.
Prace Instytutu Technologii Elektronowej
|
2001
|
tom z. 8-12
107-116
3
Estimation of the IC layout sensitivity to spot defects
63%
Pleskacz W. A. , Kuźmicz W.
Electron Technology
|
1999
|
tom Vol. 32, No. 1/2
182-190
EN
Interactive method for optimization of an IC layout with respect to sensitivity to spot defects is presented. The relationship between occurrence of a spot defect and a circuit failure is discussed. A new concept of sensitive area is introduced. A new algorithm which allows determination of sensitive areas for opens is proposed. A practical example of the application of a softwere tool SENSAT to a circuit layout optimization problem is given.
4
Statyczny pobór mocy w nanometrowych układach scalonych CMOS
51%
Kuźmicz W. , Pfitzner A. , Piwowarska E. , Kasprowicz D.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
tom Vol. 49, nr 9
119-122
PL
Jedną z głównych zalet technologii CMOS w zastosowaniu do wytwarzania cyfrowych układów scalonych był znikomy statyczny pobór mocy. Jednak układy wytwarzane przy zastosowaniu najbardziej zaawansowanych technologii, o długości kanału tranzystora poniżej 100 nm, nie mająjuż tej zalety. Tranzystory o takich długościach kanału przewodzą dość znaczne prądy (zwane prądami upływu) nawet w stanie wyłączenia. Artykuł omawia mechanizmy fizyczne przepływu tych prądów, wskazuje na ich związki z konstrukcją i technologią tranzystorów, a także zwraca uwagę na silny wpływ rozrzutów produkcyjnych na całkowity statyczny pobór prądu przez cyfrowe układy CMOS.
EN
One of the main advantages of digital CMOS circuits used to be negligible static power consumption. However, CMOS circuits manufactured with the most advanced technologies (with channel lengths below 100 nm) have lost this advantage. MOS devices having such gate lengths exhibit significant leakage currents even when turned off. The paper discusses the physical origins of these currents, shows how they depend on the device design and technology, and demonstrates strong dependence of the total static current consumption in digital CMOS circuits on process related variability.
5
Charakteryzacja komórek standardowych CMOS dla generacji wektorów testowych
45%
Pleskacz W. A. , Wielgus A. , Kasprowicz D. , Borejko T. , Kuźmicz W.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
tom Vol. 49, nr 9
102-111
PL
W artykule przedstawiono metodę generacji testów wykrywających uszkodzenia układów cyfrowych CMOS spowodowane zwarciami ścieżek. Zadanie to wymaga analizy topografii układu przy znajomości statystyki wielkości defektów powodujących zwarcia. W rezultacie każdemu wektorowi wejściowemu zostaje przypisane prawdopodobieństwo wykrycia przez niego uszkodzenia układu. Zaprezentowano efekty charakteryzacji bibliotek komórek standardowych (kombinacyjnych i sekwencyjnych) AMS CMOS 0,8 i 0,35 μm do testowania napięciowego i prądowego (/DDQ). Wyniki charakteryzacji pojedynczych komórek mogą być następnie wykorzystane przez hierarchiczne algorytmy do generacji testów dla układu zsyntezowanego z użyciem tych komórek.
EN
The paper presents a method of generating test patterns detecting bridging faults in CMOS digital circuits caused by spot defects. The method makes use of the circuit's physical layout as well as spot-defect size distribution. As a result, each input pattern is assigned a probability of detecting a fault. Results of characterization of two standard-cell libraries AMS CMOS 0.8 and 0.35 μm are presented. All the cells, combinational and sequential, have been characterized both for voltage-based and for /DDQ testing. The results may subsequently be used by hierarchical algorithms for test generation of complex circuits synthesized with those cells.
6
Instytut Mikroelektroniki i Optoelektroniki
32%
Jakubowski A. , Łukasiak L. , Szczepański P. , Beck R. , Galwas B. , Kuźmicz W. , Malinowski M. , Szmidt J. , Woźnicki J.
|
|
tom nr 10
296-301
PL
Przedstawiono główne kierunki badań prowadzonych w Instytucie Mikroelektroniki i Optoelektroniki w dziedzinie mikroelektroniki, optoelektroniki i fotoniki oraz mikrosystemów.
EN
The paper presents the main areas of research carried out in the Institute of Microelectronics and Optoelectronics in the domain of microelectronics, optoelectronics, photonics and microsystems.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.