Wyniki wyszukiwania - Biblioteka Nauki

1

Low voltage, high-speed four-quadrant cmos transconductance multiplier

100%

Jasielski J. , Kuta S. , Machowski W. , Kołodziejski W.

Zeszyty Naukowe. Telekomunikacja i Elektronika / Uniwersytet Technologiczno-Przyrodniczy w Bydgoszczy

|

2010

|

tom z. 13

115--124

EN

The paper presents an analog four-quadrant transconductance multiplier designed in CMOS technology, suitable for low voltage and operating at high-speed. The transconductance multiplier with Gilbert-like architecture uses a cascade of a combination of two linear current dividers implemented by means of the differential pairs to produce a linear dependence between the tail current and the two output currents. To adopt the circuit for low voltage, simple current mirrors have been applied to couple the first- and the second stage of the current dividers cascade. High-speed operation is possible thanks to simple architecture of building blocks using RF CMOS transistors with sufficiently large biasing currents. A complete circuits schematic with input driving peripherials, as well as simulation results of entire multiplier have also been presented.

PL

W artykule zaprezentowano szybki niskonapięciowy czteroćwiartkowy układ mnożący zaprojektowany w technologii CMOS. Architektura układu oparta jest o strukturę typu Gilberta. W układzie zastosowano kaskadowe połączenie dwóch stopni transkonduktancyjnych zrealizowanych w oparciu o pary różnicowe. Aby układ mógł pracować w zakresie niskich napięć zasilających poszczególne stopnie zostały sprzęgnięte przy pomocy prostych luster prądowych. Duża szybkość działania została osiągnięta dzięki prostej architekturze układu oraz zastosowaniu tranzystorów RF pracujących przy odpowiednio dużych wartościach prądów. W pracy zaprezentowano również wejściowe niskonapięciowe bloki pomocnicze oraz wyniki symulacji kompletnego układu mnożącego.

2

15 MHz elliptic OTA-C filters in 1.2 μm CMOS technology

100%

Deptuch G. , Kuta S. , Wydmański R.

Electron Technology

|

1999

|

tom Vol. 32, No. 3

240-246

EN

The paper presents a complete design of two different orders elliptic CMOS continuos time filters with cut-of frequency of 15 MHz. The first realizes 3rd order signal filtering and the second one is a 5th order filter. Both filters are based on linear, fully-balanced, folded cascode operational transconductance amplifier (OTA) with large DC gain and high output resistance. The presented approach exploits transconductance cells connected in a gyrator structure in order to simulate an inductance lement in a wide frequency band. The designed filters are assigned for a purpose of lowpass filtering in the fibre TV transmission system OST-2 [4]. The design has been verified by simulations with 1.2 μm CMOS process parameters from AMS and then simulated have been borne out in correspondent physical measurements.

3

Niskonapięciowe analogowe bloki funkcjonalne realizowane w oparciu o inwertery CMOS

100%

Kuta S. , Machowski W. , Jasielski J.

|

tom R. 53, nr 3

70-77

PL

W artykule opisano wybrane rozwiązania układowe liniowych i nieliniowych niskonapięciowych analogowych bloków funkcjonalnych zrealizowanych w oparciu o inwertery CMOS (lub ich niewielkie modyfikacje). Rozwiązania te charakteryzują się tym, że w obwodzie zasilania występuje zawsze stos dwóch komplementarnych tranzystorów MOS, zatem są to układy pozwalające na stosowanie najniższych z możliwych napięć zasilających - takich samych jak układy cyfrowe. Podano przykłady syntezy filtrów czasu ciągłego w trybie prądowym (C-Gm) o dowolnych transmitancjach, wzmacniaczy operacyjnych ze sprzężeniem prądowym, konwejerów prądowych drugiej i trzeciej generacji oraz przedstawiono najbardziej reprezentatywny i uniwersalny układ nieliniowy - czteroćwiartkowy układ mnożący. Symulacje przeprowadzono w programie SPICE dla modelu BSIM3v3 w technologii 0,35um z AMS.

EN

The paper describes the CMOS implementation of low-voltage linear and non-linear elementary analog circuit blocks realized on inverters (eventually their very small modifications). The characteristic feature of presented circuit solutions is only two transistor stacks in-between supply rails, therefore the circuits in question are suited for the lowest possible supply and are simultaneously fully compatibile with digital part. A synthesis procedure for continuous time analog filters with arbitrary characteristics, current feedback amplifiers as well as second and third generation current conveyors is presented. The most representative and versatile nonlinear circuit block - a four-quadrant multiplier has also been constructed using inverter-like circuit elements. SPICE simulation results for 0.35 um process parameters from AMS are presented.

4

Analog delay line elements with wide range controlled-delay

100%

Kołodziejski W. , Kuta S. , Jasielski J.

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

tom Vol. 54, nr 2

26-32

EN

The chain of variable-delay elements creating delay lines are the basic building blocks of delay locked loops (DLLs) applied in clock distribution network in many VLSI circuits and systems. In the paper selected analog delay line elements with Duty Cycle Correction (DCC) has been described and investigated. The architecture of these elements is based on typical building blocks: switched-current mirror inverter, and Schmitt trigger implemented either as a single-ended or differential current regenerative one. The primary characteristics of the described variable-delay elements have been compared with characteristics of two most popular ones: current starved, and shunt capacitor delay elements and same simulation results have been included. Simulations have been done using BSIM3V3 device models for Spectre from Cadence Design Systems with real foundry parameters models in 180 nm, 1.8 V CMOS technology from UMC.

PL

Kaskada elementów o zmiennym opóźnieniu stanowi jeden z podstawowych bloków pętli opóźnieniowej, stosowanej powszechnie w torach rozprowadzania sygnału zegarowego układów i systemów o dużym stopniu integracji. W artykule przedstawiono analogowe układy opóźniające z korekcją współczynnika wypełnienia. Ich architektura oparta jest na typowych blokach funkcjonalnych: przełączanych lustrach prądowych i przerzutniku Schmitta zrealizowanym zarówno na inwerterach jak i przy wykorzystaniu pary różnicowej. Podstawowe parametry zaprojektowanych elementów zostały porównane z parametrami dwóch najbardziej popularnych struktur: na przełączanym lustrze prądowym oraz z pojemnością bocznikującą. Symulacje zostały wykonane przy użyciu programu SPECTRE wykorzystując parametry modeli BSIM3V3 technologii UMC 180 nm przy napięciu zasilającym 1,8 V.

5

Fast Low Voltage Analog Four-Quadrant Multipliers Based on CMOS Inverters

100%

Machowski W. , Kuta S. , Jasielski J. , Kołodziejski W.

|

tom Vol. 56, No. 4

381-386

EN

The paper presents quarter-square analog four-quadrant multipliers, based on proprietary architecture using four CMOS inverters. The most important upgrade on already published own circuit implementation is the use of the same inverter "core" of the circuit with completely redesigned auxiliary and steering blocks. Two variants of new driving peripherals are considered: one with differential pair, the second with CMOS inverters. The proposed circuit solutions are suitable for RF applications in communication systems due to simple architecture comprising building blocks with RF CMOS transistors having sufficiently large biasing currents. Postlayout simulation results done on the basis of 180nm CMOS UMC Foundry Design Kit are also presented.

6

Hybrid Linearized Class-BD Double Sided (LBDD) Digital Pulse Width Modulator (DPWM) for Class-BD audio amplifiers

100%

Kuta S. , Kołodziejski W. , Jasielski J.

|

tom Vol. 1, no. 1

1--10

EN

The paper presents an original architecture and implementation of 9-bit LBDD hybrid DPWM circuit for Class-BD digital audio amplifier. The input PCM signals are directly transformed into 24-bit LBDD DPWM signals and then are requanized to the 9-bit digital outputs using noise-shaping process to support high fidelity with practical values of time resolution, and finally are converted by the DTCs into the two physical trains of 1-bit PWM signals. The architecture of the proposed Class-BD hybrid DPWM circuit is composed of two Class-AD ones. The hybrid quantizer converts 6 MSB bits using counter method, based on the STM32F407xx microcontroller, while the remaining 3 LSB bits - using a method based on the Programmable Tapped Delay Line (PTDL). All necessary time waveforms are generated on the base of the internal microcontroller oscillator 168 MHz. The proposed 9-bit Class-DB DPWM circuit allows to attain SNR of 110 dB and THD about 0,2% within the audio baseband, at switching frequency of 328.1 kHz, clock frequency of 42 MHz and modulation index M = 0.95. Basic verification of algorithm and circuit operation as well as simulation and preliminary experimental results have been performed.

7

Niskonapięciowe filtry analogowe dla najnowszych technologii CMOS

100%

Machowski W. , Jasielski J. , Kuta S.

|

tom Vol. 23, nr 10

8-11

PL

Opisano szczegółowo bloki funkcjonalne, pozwalające na syntezę szerokiej klasy filtrów analogowych w czasie ciągłym, odpowiednich do realizacji we współczesnych i przyszłościowych niskonapięciowych technologiach CMOS. Istotą proponowanego rozwiązania jest wykorzystanie inwertera CMOS oraz luster prądowych typu high-swing. Jako przykład wykorzystania realizacji układowej przedstawiono syntezę dolnoprzepustowego filtru eliptycznego szóstego rzędu.

EN

The paper describes a complete set of building blocks sufficient for synthesis of relatively wide class of low voltage current mode continuous time analog filters. The core of proposed implementation exploit CMOS inverters and high swing current mirrors. As an example the synthesis of a six order elliptic lowpass filter is presented.

8

Mozaikowy detektor monolityczny z aktywnymi komórkami w technologii SOI

51%

Domański K. , Grabiec P. , Grodner M. , Jaroszewicz B. , Jasielski J. , Jastrząb M. , Klatka T. , Kozieł M. , Kucewicz W. , Kucharski K. , Kuta S. , Marczewski J. , Niemiec H. , Sapor M. , Tomaszewski D.

Elektronika : konstrukcje, technologie, zastosowania

|

2004

|

tom Vol. 45, nr 10

39-41

PL

Praca przedstawia nowe rozwiązanie mozaikowego detektora krzemowego z aktywnymi komórkami, wykonanego na płytkach podłożowych SOI (Silicon On Insulator) [1], wytworzonych metodą wafer-bonding. Prezentowana praca jest częścią projektu SUCIMA (Silicon Ultra Fast Camera for Gamma and Beta Sources in Medical Applications), realizawanego w ramach 5. Programu Ramowego Komisji Europejskiej.

EN

A novel solution of an active pixel detector, which exploits wafer-bonded Silicon On Insulator (SOI) substrates for integration of the readout electronics with the pixel detector is presented in this paper. The main concepts of the proposed monolithic sensor and the preliminary tests results with ionising radiation sources are addresses. Presented work is a part of the project, called SUCIMA (Silicon Ultra Fast Camera for Gamma and Beta Sources in Medical Applications), founded by European Commission within 5-th Framework Program.

9

Rozwój technologii SOI do realizacji monolitycznego detektora mozaikowego

51%

Niemiec H. , Klatka T. , Kozieł M. , Kucewicz W. , Kuta S. , Machowski W. , Sapor M. , Szelezniak M. , Domański K. , Grabiec P. , Grodner M. , Jaroszewicz B. , Kociubiński A. , Kucharski K. , Marczewski J. , Tomaszewski D.

|

tom Vol. 23, nr 10

19-24

PL

Opisano wykonany w technologii SOI (ang. Silicon on Insulator) nowy, krzemowy detektor mozaikowy scalony z elektroniką odczytową. Przybliżono podstawowe założenia nowej technologii sensora SOI oraz przedstawiono wyniki pomiaru dedykowanej struktury testowej.

EN

New generation of monolithic silicon pixel detectors, fabricated on the SOI (Silicon on Insulator) substrate, is described in this paper. A new technology, which combines the standard CMOS process with the pixel detector manufacturing technique and the results of dedicated SOI test structures measurement are presented.