Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Sortuj według:

Ogranicz wyniki do:

Szeregowa koncepcja kamery teleskopu CTA

Kasperek J., Koryciak S., Kozioł J. J., Rajda P. J., Ziętara K.

Pomiary Automatyka Kontrola

2010

R. 56, nr 7

739-741

W ramach European Research Area trwają prace nad konstrukcją macierzy teleskopów wykorzystujących zjawisko promieniowania Czerenkowa do obserwacji kosmosu w zakresie promieniowania o bardzo dużych energiach, rzędu 100GeV do 100TeV. Autorzy przedstawiają koncepcję budowy cyfrowej kamery teleskopu, opartej w dużej mierze na szybkich, szeregowych interfejsach danych, możliwych do implementacji w zaawansowanych układach FPGA. W artykule porównano opracowaną koncepcję z innymi, proponowanymi dotychczas. Przedstawiono również wybrane szczegóły konstrukcyjne.

One of the main astrophysical topics within the European Research Area is construction of Cherenkov Telescope Array. It is destined for observations of the space in very high energy gamma radiation ranges (100GeV to 100TeV). The authors of the paper introduce a serial concept of the digital camera for the CTA telescope. The concept is based on very fast serial ports, existing in high-performance FPGAs. Serial ports are intended to be used in the design for inter-chip, as well as for inter-board communication. The paper compares the described concept with another, proposed so far. All Cherenkov observatories existing so far exploit the analog or digital data acquisition along with analog trigger circuit. Implementing the trigger circuit in the digital domain enables full reconfigurability of the camera. It allows fitting the trigger algorithm to the current needs and improving it due to the gathered experience. However, digital processing of signals from 1…2k photomultipliers in each camera induces a very complex circuit. To simplify the design there is proposed applying quad ADCs with serial outputs of 500 Mbps to 4 Gbps. It will allow reduction of the required number of PCB layers. Another proposed improvement is integration of signals, connecting clusters of 16 photomultipliers with the central board. Embedding the synchro-start signal within the clock signal, as well as transmission of all remaining data through the 2-pair, 2-way Common Serial Interface reduces the number of the required twisted pairs to only 3. Both above propositions reduce the number of cables and connectors by 9. Additionally, there are explained a few construction details of test designs.

Zintegrowany odbiornik cyfrowy spektrometru EPR

Froncisz W., Gurbiel R., Kasperek J., Kozioł J. J., Kucharzyk M., Rajda P. J.

Pomiary Automatyka Kontrola

2007

R. 53, nr 7

89-91

W pracy przedstawiono koncepcję zintegrowanego, cyfrowego odbiornika spektrometru EPR (elektronowego rezonansu paramagnetycznego), przeznaczoną do realizacji w technologii SoC na platformie Virtex-II Pro. Krótko opisano środowisko eksperymentu EPR, skupiając się na interesujących aspektach projektu, m.in. wykorzystaniu wbudowanego procesora. Zaprezentowano budowę całego systemu przetwarzania danych, składającego się z: interfejsu szybkiego przetwornika analogowo-cyfrowego, jednostki wstępnego przetwarzania (akumulacji) danych oraz wbudowanego procesora PowerPC 405, realizującego końcową obróbkę danych. Omówiono interesujące szczegóły konstrukcyjne interfejsu przetwornika, strukturę bloku wstępnej akumulacji danych, blok sterownika oraz podsystem sygnałów zegarowych. Przedstawiono także architekturę nadrzędnego systemu procesorowego, opartego na mikroprocesorze PowerPC. Opisano metodologię i wykorzystane narzędzia projektowe, jak również sposób weryfikacji układu i wyniki testów.

The paper describes a design of an integrated digital receiver for the Electron Paramagnetic Resonance spectrometer. The design, based on a SoC technology, utilizes the PowerPC processor embedded in the Virtex-II Pro FPGA. Description shortly introduces an experimental environment (Fig. 1), focusing on interesting FPGA design issues. Two concepts of the device are presented. The first one was developed with the use of DSP (Fig. 2), and another includes an embedded microprocessor (Fig. 3). The design of FPGA includes a digital interface for fast, 800Msps analog-to-digital converter. Another important part of the design is a digital signal preprocessing unit, allowing fast, multiple data accumulation for separation weak signals from the noise. There are also given some details on construction of dual-ported accumulation buffers, accumulation controller and clocking system. Additionally the unit provides some means to control the remaining part of a measurement device as well as the pulse stimulation generator.