PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 32

Liczba wyników na stronie
first rewind previous Strona / 2 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 2 next fast forward last
1
Content available Hardware reduction for LUT-based mealy FSMs
Barkalov A., Titarenko L., Mielcarek K.
International Journal of Applied Mathematics and Computer Science
|
2018
|
Vol. 28, no. 3
595--607
EN
A method is proposed targeting a decrease in the number of LUTs in circuits of FPGA-based Mealy FSMs. The method improves hardware consumption for Mealy FSMs with the encoding of collections of output variables. The approach is based on constructing a partition for the set of internal states. Each state has two codes. It diminishes the number of arguments in input memory functions. An example of synthesis is given, along with results of investigations. The method targets rather complex FSMs, having more than 15 states.
2
Content available remote SoC research and development platform for distributed embedded systems
Krzywicki K., Barkalov A., Andrzejewski G., Titarenko L., Kołopieńczyk M.
Przegląd Elektrotechniczny
|
2016
|
R. 92, nr 10
262--265
EN
This paper presents a novel research and development hardware platform for distributed embedded systems. The platform is based on Xilinx Zynq-7000 SoC devices and it enables a fast physical verification and behaviour analysis of the distributed systems. Furthermore, it eliminates the necessity for usage of a large number of physical devices, which results in the simpler structure and implementation, improved ergonomics in laboratory, lower costs and eliminates external, physical connection between modules. The article presents the architecture of the platform and concurrent process implementation using the EmbedCloud structure. Synthesis and optimization results for different number of end modules and an analysis of resource usage were provided.
PL
W artykule zaprezentowano nową koncepcję sprzętowej platformy rozwojowo-badawczej dla rozproszonych systemów wbudowanych. Platforma oparta o układy Xilinx Zynq-7000 SoC, pozwala na szybką fizyczną weryfikację oraz analizę behawioralną systemów rozproszonych. Ponadto, eliminuje konieczność użycia dużej liczby fizycznych układów, co przekłada się na prostszą strukturę i implementację, poprawę ergonomii w laboratorium, niższe koszty oraz eliminuje zewnętrzne, fizyczne połączenia pomiędzy modułami. W artykule przedstawiono architekturę platformy oraz proces współbieżny zaimplementowany przy użyciu metody strukturalnej - EmbedCloud. Syntezy, optymalizacji i analizy użycia zasobów sprzętowych dokonano dla różnej liczby modułów końcowych.
3
Content available remote CMCU model with base structure dedicated for CPLD systems
Barkalov A., Titarenko L., Smoliński Ł.
Przegląd Elektrotechniczny
|
2014
|
R. 90, nr 12
25--29
EN
The method of hardware reduction presented in this work is intended for the compositional microprogram control unit (CMCU) implemented in the complex programmable logic device (CPLD). This method is based on applying more than one data source in generating the CMCU states and the microinstruction address.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Metoda bazuje na wykorzystaniu więcej niż jednego źródła danych przy generowaniu stanu układu oraz adresu mikroinstrukcji.
4
Content available remote Synteza automatu Mealy’ego z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
109-113
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Mealy’ego z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA. Metoda ta bazuje na przekształceniu strukturalnej tabeli przejść skończonego automatu stanów oraz na kodowaniu elementów podzbioru warunków logicznych. W artykule zostanie zaprezentowany przykład projektowania oraz wstępne wyniki badań.
EN
In this article we propose a method allowing implementing Mealy FSM logic circuits with embedded memory blocks of FPGA chips. The method is based on transformation of FSM structure table and replacement of some logical conditions. Example of design and preliminary results of investigations are given.
5
Content available remote Reduction of the Memory Size in the Microprogrammed Controllers
Adamski M., Barkalov A., Wiśniewski R., Lipiński J.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
114-117
EN
The method of reduction of the control memory size in the microprogrammed controllers is proposed in the article. The idea is based on the hypergraph theory. The concurrent microoperations are encoded together thus the total volume of the memory is reduced. In order to receive the proper microinstruction, an additional module – microinstruction decoder is also prepared. The idea of the proposed method is illustrated by an example. Moreover, the result of performed experimental investigations is presented, as well.
PL
W artykule zaproponowano metodę redukcji pojemności pamięci sterowników mikroprogramowanych. Metoda bazuje na teorii hipergrafów. Mikrooperacje parami kompatybilne są kodowane wspólnie, dzięki czemu redukcji ulega całkowita pojemność pamięci sterownika mikroprogramowanego. Do struktury układu wprowadzono dodatkowy moduł, dekodera mikroinstrukcji. Jednostka ta jest odpowiedzialna za odkodowanie pierwotnych danych. Idea proponowanej metody zilustrowano przykładem. Ponadto, przeprowadzono także badania eksperymentalne, których celem była weryfikacja skuteczności proponowanej metody. Wyniki badań pokazują, że pierwotna pamięć sterownika jest redukowana średnio o 21%.
6
Content available Synthesis of Finite State Machines with use of pseudoequivalent states
Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1198--1202
EN
A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
PL
W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
7
Content available Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
776--780
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
EN
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
8
Content available Redukcja układu logicznego mikroprogramowanego automatu Moore'a przy kodowaniu zbiorów wyjściowych zmiennych
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
772--775
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda ta jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore'a. Jest ona oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klasy zbioru wyjściowych zmiennych i kodu wierzchołka. Takie podejście pozwala wyeliminować zależność między stanami i wyjściowymi zmiennymi, a także zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do odpowiedniej liczby linii w równoważnym automacie Mealy’ego.
EN
The model of a microprogrammable Moore automaton is often used during the digital control systems realization [1 – 3]. The development of microelectronics has led to appearance of different programmable logic devices [7, 8] which are used for implementing micro-programmable automaton (MPA) logic circuits. One of the important problems of Moore MPA synthesis is the decrease of chip space occupied by the MPA logic circuit. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2 – 4]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing the Moore MPA logic circuit. The proposed method is based on representation of the next state code as a concatenation of code for the class of collection of output variables and code of the vertex (Fig. 2). In this method the classes of the pseudoequivalent states are used [1, 9]. Such an approach allows reducing the number of rows of the Moore MPA structure table up to the value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized.
9
Content available Optymalizacja układu logicznego mikroprogramowanego automatu Moore'a przy użyciu nano-PLA
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1186--1190
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore’a. Jest ona oparta na optymalnym kodowaniu stanów i rozbijaniu matrycy termów na dwie części. Takie podejście pozwala zmniejszyć liczbę linii w tablice przejść automatu Moore’a do odpowiedniej liczby linii w równoważnym automacie z wyjściami typu Mealy’ego.
EN
The model of the microprogrammable Moore automaton [6] is often used during the digital control systems realization [1, 4]. The development of microelectronics has led to appearance of different programmable logic devices [13, 15, 18], which are used for implementing microprogrammable automaton (MPA) logic circuits. One of the important problems of MPA synthesis is the decrease in the chip space occupied by MPA logic circuit. Solution of this problem allows decreasing the power consumption and increasing the clock rate. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2, 3, 13, 15]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing Moore MPA logic circuit. The approach is connected with optimal state encoding and decomposition of a matrix of terms in two sub-matrices (Fig. 2). To do it, the classes of the pseudoequivalent states are used [1, 4]. Such an approach allows reducing the number of rows of the structure table of Moore MPA up to this value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized. The example of application of the proposed methods is given.
10
Content available Synthesis of Moore FSM with encoding of collections of microoperations implemented with ASIC
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 6
514-518
EN
The method for reduction of hardware amount in logic circuit of the Moore finite state machine is proposed. The method is oriented on customized matrix technology. It is based on representation of the next state code as a concatenation of the code for class of collection of microoperations and the code of the vertex. Such an approach allows elimination of a dependence between states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized.
PL
: Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze matrycowej. Ta metoda jest oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klas zbiorów mikrooperacji i kodów wierzchołków. Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego. Oprócz tego przy zastosowaniu danej metody nie istnieje zależność między kodami stanów i kodami zbiorów mikrooperacji co pozwala zmniejszyć liczbę termów w bloku mikrooperacji. Artykuł przedstawia także przykład zastosowania proponowanej metody.
11
Content available Optimization of control unit based on construction of CPLD
Barkalov A., Titarenko L., Smoliński Ł.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
93-96
EN
The method of hardware reduction dedicated for a compositional microprogram control unit implemented in CPLD is proposed. The method is based on using more than one source of microinstruction address. Such an approach enables decreasing the number of logic blocks used for implementation of the controller in the target CPLD. The paper presents the conditions required to use the method and a calculation example of its application.
PL
W artykule przedstawiona została metoda zmniejszenia powierzchni sterowników sprzętowych realizowanych w układach typu CPLD. Wprowadzono modyfikacje w strukturze sterownika, modyfikacje których głównym zadaniem jest redukcja liczby wykorzystanych elementów logicznych podczas implementacji sterownika w układach CPLD. Zaprezentowana została bazowa metodologia projektowa, dla której wprowadzono odpowiednie modyfikacje. Modyfikacje, które pozwalają zmniejszyć liczbę potrzebnych elementów logicznych wykorzystanych przy implementacji realizowanego sterownika. Przedstawione modyfikacje bazują na wykorzystaniu więcej niż jednego źródła danych przy wyznaczaniu kolejnego adresu mikroinstrukcji. W artykule przedstawiony został schemat logiczny dla zmodyfikowanej struktury sterownika. Zaprezentowano i omówiono warunki potrzebne do zastosowania zaprezentowanej metody oraz podano odpowiednie przykłady obliczeniowe. W artykule przedstawione zostały wyniki oraz wnioski z badań przeprowadzonych przez autorów.
12
Content available Kodowanie klas POLC w mikroprogramowanych układach sterujących
Barkalov A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 1
97-100
PL
W artykule przedstawiono rezultaty syntezy sześciu struktur układów mikroprogramowanych (CMCU), które wykorzystują koncepcję podziału zbioru łańcuchów operacyjnych na klasy łańcuchów pseudorównoważnych (POLC). Przedstawione w pracy struktury układów mikroprogramowanych są przeznaczone przede wszystkim do zastosowania w układach FPGA. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca jest implementowana z użyciem osadzonych bloków pamięci. Badania przeprowadzono dla czterech popularnych kodowań stanów: kodowania binarnego, kodowania one-hot, kodowania Gray'a oraz kodowania Johnson'a.
EN
The paper presents new synthesis results of six structures of a compositional microprogram control unit (CMCU) targeted mainly at FGPAs. The structure of CMCU consist of two main parts: a control memory and an addressing circuit. The control memory stores microinstructions which are sent to the data path. The addressing circuit is responsible for selecting a microinstruction from the control memory. The addressing part of the CMCU is implemented using LUT tables, while the control memory is implemented using embedded memory blocks (EMB). Partitioning the set of operational linear chains (OLC) into pseudoeqivalent classes of chains (POLC) is used in all structures to reduce the size of the CMCU addressing part. The codes of POLCs are stored in the control memory by extending the microinstruction format or by inserting additional control microinstructions (Figs. 2, 3 and 4). The CMCU structures were tested using linear graph-schemes of the algorithm (see Tab. 1). The synthesis was made in Xilinx ISE and Altera Quartus for FPGA and CPLD devices. The synthesis results (Figs. 5 and 6) show that the size of the combinational part for the tested CMCU structures can be reduced by 20% to 50% depending on the CMCU structure (when compared to the base structure - average results). The results also show that the natural binary encoding and Gray's encoding are best for POLC classes. Both encodings give the smallest size of the addressing part and require less control memory space.
13
Content available Wykorzystanie własności układu sterującego w układach CPLD
Barkalov A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
854-857
PL
W artykule przedstawiono metodę syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci, która jest ukierunkowana na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego.
EN
A method for decreasing the number of programmable array logic (PAL) macrocells in a logic circuit of the Moore finite-state-machine (FSM) is proposed. Programmable logic devices are nowadays widely used for implementation of control units (CU). The problem of CU optimization is still actual in computer science and its solution enables reduce the cost of the system. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing the digital system performance. An example of application of the proposed method is given. A control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of the FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It allows using different sources for representation of a current state code.
14
Content available Synthesis of Moore finite state machine with transformation of extended state codes
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 6
652-655
EN
The method for reduction of the number of programmable array logic macrocells in a microprogrammed Moore finite state machine circuit is proposed. It is based on representation of the state code as a concatenation of a code for the class of pseudoequivalent states and a code of states inside this class. Such an approach allows eliminating the dependence between states and microoperations. The special code converter is used for formation of microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz bardziej złożonych układów cyfrowych, takich jak złożone programowalne układy cyfrowe, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych (ang. Programmable Array Logic, PAL). Jedną z osobliwości PAL jest ograniczona ilość termów [6, 7]. Dla tego jest potrzebna minimalizacja realizowanych funkcji. Układ automatu Moore'a składa się z bloku funkcji wzbudzenia pamięci (BFWP) i bloku mikrooperacji (BMO) (rys. 1), które są implementowane przy użyciu makrokomórek PAL. Znane metody syntezy automatu Moore'a mogą optymalizować tylko jeden z bloków. W artykule proponowana jest metoda zorientowana na redukcję ilości makrokomórek PAL potrzebnych do implementacji skończonego automatu stanu typu Moore'a. Ta metoda bazuje na przedstawieniu kodu stanu jako konkatenacji kodu klasy stanów pseudo-równoważnych i kodu stanów wewnątrz tej klasy. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. Dla formowania mikrooperacji został użyty specjalny przetwornik kodów (rys. 2). Zaproponowane podejście pozwala zoptymalizować blok wejściowych funkcji pamięci i blok mikrooperacji . Artykuł przedstawia także przykład zastosowania proponowanej metody.
15
Content available Optimization of Moore finite-state-machine matrix circuit
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
939-941
EN
The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
16
Content available Implementacja sprzętowa algorytmu MD5 w układach FPGA z użyciem mikroprogramowanego układu sterującego
Barkalov A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
868-870
PL
W artykule przedstawiona została koncepcja implementacji sprzętowej algorytmu MD5 z wykorzystaniem mikroprogramowanego układu sterującego. Cechą charakterystyczną rozwiązania jest wykorzystanie osadzonych bloków pamięci do realizacji układu sterującego. Przedstawione rozwiązanie jest przeznaczone przede wszystkim do realizacji w układach FPGA. W artykule przedstawione zostały wyniki syntezy kilku wybranych struktur układów mikroprogramowanych. Otrzymane wyniki zostały porównane do typowej realizacji w postaci automatu Moore'a.
EN
The paper presents an example of application of Compositional Microprogram Control Unit (CMCU) to hardware implementation of MD5 algorithm. The MD5 algorithm is a widely used hash function with a 128-bit hash value. MD5 is used in many security applications, for example to hash passwords in FreeBSD operating system [14]. MD5 is also commonly used to check the integrity of files. MD5 was designed by Ron Rivest in 1991 [10]. Other similar algorithms are SHA [7] and RIPEMD [6]. The hardware implementation of MD5 in FPGAs is usually based on embedded memory blocks (EMB) because the algorithm uses a lot of constants during calculations [8]. In the paper the authors present an alternative solution in which constants are generated by CMCU (Fig. 3) circuit. The CMCU is also based on EMB. It can generate constants for MD5 and also signals for other tasks. The research results show that CMCU requires less hardware amount when compared to traditional Moore FSM (Tab. 1). The results were obtained using Xilinx ISE 12.1 and Xilinx Spartan-3 (xc3s50-5pq208) [13]. The models of control units were generated by the authors' software.
17
Content available remote Design of microprogrammed controllers to be implemented in FPGAs
Wiśniewski R., Barkalov A., Titarenko L., Halang W. A.
International Journal of Applied Mathematics and Computer Science
|
2011
|
Vol. 21, no 2
401-412
EN
In the article we propose a new design method for microprogrammed controllers. The traditional structure is improved by modifying internal modules and connections. Such a solution allows reducing the total number of logic elements needed for implementation in programmable structures, especially Field Programmable Gate Arrays (FPGAs). Detailed results of experiments show that on the average the application of the proposed methods yields up to 30% savings as far as the destination device is considered.
18
Content available remote Synthesis of Moore finite state machine with nonstandard presentation of state codes
Barkalov A., Titarenko L., Hebda O.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 9
134-136
EN
The method is proposed for reduction of hardware amount in logic circuit of Moore finite state machine. The method is oriented on CPLD technology. It is based on representation of the next state code as a concatenation of codes for class of pseudoequivalent states and collection of microoperations. Such an approach allows elimination of dependence among states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
PL
Zaproponowano metodę dla redukcje zasobów sprzętowych do implementacji automatu Moore'a. Zaproponowana metoda jest zorientowana na technologie CPLD. Bazuje ona na przedstawieniu następnego kodu stanu jako konkatenacji kodów klas stanów pseudorównoważnych i zbiorów mikrooperacji. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. W rezultacie blok wejściowych funkcji pamięci i blok mikrooperacji są zoptymalizowane. W artykule przedstawiono także przykład zastosowania proponowanej metody.
19
Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore'a
Barkalov A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
714-717
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
20
Content available Mikroprogramowany układ sterujący z współdzieleniem kodów oraz mikroinstrukcjami sterującymi
Barkalov A., Titarenko L., Bieganowski J.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
780-783
PL
W artykule przedstawiona została metoda syntezy umożliwiająca zmniejszenie liczby tablic LUT potrzebnych do realizacji układu mikroprogramowanego z współdzieleniem kodów. Metoda jest przeznaczona dla układów FPGA z osadzonymi blokami pamięci. Część kombinacyjna układu mikroprogramowanego jest realizowana z użyciem tablic LUT, natomiast pamięć sterująca z użyciem osadzonych bloków pamięci. Redukcję liczby tablic LUT osiągnięto dzięki wykorzystaniu klas łańcuchów pseudorównoważnych. W artykule przedstawiono przykład zastosowania proponowanej metody oraz rezultaty eksperymentów.
EN
The paper presents new research results of synthesis of Composi-tional Microprogram Control Unit (CMCU) with Codes Sharing. The method allows reduction of look-up table elements in the combina-tional part of the control unit. The method assumes application of field-programmable gate arrays for implementation of the combinational part, whereas embedded-memory blocks are used for implementation of its control memory. Programmable logic devices are nowadays widely used for implementation of Control Units (CU) [16, 18]. The problem of the CU optimisation is still actual in computer science and it solution permits to decrease the cost of the system [17]. The proposed method is oriented on reduction of hardware amount of CMCU addressing circuit by placing codes of classes of pseudoequivalent states in the control memory. These classes are formed by division of the set of Operational Linear Chains (OLC) into partitions which correspond to pseudoequivalent states of Moore FSM [4]. The research results show that application of the method to tested control algorithms gives on average 50% decrease in hardware amount when compared to CMCU based structure (Tab. 2). The results were obtained using Xilinx ISE. The models of control units were generated by the authors' software using the control algorithms from [15].
first rewind previous Strona / 2 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.