PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników
Powiadomienia systemowe
  • Sesja wygasła!
  • Sesja wygasła!

Znaleziono wyników: 6

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Tunable infinite impulse responce filters in FPGA
Maslennikova N., Sergiyenko A.
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
|
2016
|
Nr 9
29--36
PL
Dany artykuł poświęcony jest właściwościom filtrów cyfrowych, zrealizowanych w programowalnych logicznych układach scalonych. Dzięki wykorzystaniu filtrów fazowych, efektów maskowania, potokowości oraz rozproszeniu zasobów otrzymano małe nakłady aparaturowe oraz wysoką częstotliwość taktowania filtrów. Strukturę filtra otrzymano metodą odwzorowania grafu przestrzennego synchronicznych potoków danych algorytmu filtracji. Płynna zmiana częstotliwości przekroju jest osiągana poprzez szybkie obliczenie współczynników filtra we wbudowanym kalkulatorze współczynników.
EN
Features of the dynamically tuned IIR filters, which are configured in FPGA, are considered. The filters utilize the frequency masking properties of the all-pass digital filters, which have the delay factors z-k. The mapping of the filter algorithm is implemented using pipelining and retiming techniques, based on the spatial synchronous dataflow graph, which provides the small hardware volume, and high clock frequency. The smooth stopband frequency tuning is provided by the built-in coefficient calculator.
2
Content available Scheduling of synchronous dataflow graphs for datapath synthesis
Maslennikowa N., Sergiyenko A.
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
|
2015
|
Nr 8
53--60
EN
A method of the schedule searching is proposed, which is based on the properties of the spatial SDF. The method is based on the SDF representation in the multidimensional space. The dimensions of this space are spatial coordinate of the processing unit, time moment of the operator calculation, and operator type. During the synthesis, the nodes are placed in the space according to a set of rules, providing the minimum hardware volume for the given number of clock cycles in the algorithm period. The resulting spatial SDF is described by VHDL language and is modeled and compiled using proper CAD tools. The method is successfully proven by the synthesis of a set of FFT processors, IIR filters, and other pipelined datapaths for FPGA.
PL
Zaproponowany sposób poszukiwania opiera się na właściwościach przestrzennych SDF. Metoda ta bazuje na SDF prezentacji w przestrzeni wielowymiarowej. Wymiarami danej przestrzeni są współrzędne jednostki przetwarzającej, czas momentu obliczeniowego operatora oraz typ operatora. Podczas syntezy, węzły są umieszczone w przestrzeni zgodnie z zestawem reguł, dając minimalną częstotliwość pracy zegara systemowego podczas wykonywania algorytmu. Powstały przestrzenny SDF jest opisany przez język VHDL i jest modelowany i skompilowany przy użyciu odpowiednich narzędzi CAD. Ta metoda jest pomyślnie sprawdzona przez syntezę zestawu procesorów FFT, filtrów IIR, oraz innych potokowych jednostek przetwarzających płytki FPGA.
3
Content available remote Searching for Pythagorean triples in FPGA
Sergiyenko A., Ratuszniak P.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 10
134-135
EN
In this paper a new method for the calculating the Pythagorean triple is proposed which provides the deriving such a triple without solving the complex combinatorial task. Pythagorean triples provide the simple method of deriving exact values of trigonometric functions. The designed module, which calculates Pythagorean triples, is configured in FPGA, and can calculate the triple for a single clock cycle. This module can be used in the application specific processors for the linear algebra problem solving and digital signal processing.
PL
W artykule przedstawiono metodę obliczania trójek pitagorejskich, która w porównaniu z innymi metodami, nie zawiera złożonych obliczeń kombinatorycznych. Obliczone trójki pitagorejskie mogą służyć do obliczania dokładnych wartości funkcji trygonometrycznych. Zaprojektowana architektura obliczeniowa, służąca do obliczania takich trójek, została zaimplementowana w układzie FPGA. Zaprojektowany moduł, w przeciwieństwie do innych powszechnie znanych (np. CORDIC), pozwala na obliczenie trójki dla zadanego kąta w jednym takcie zegarowym. Zaprojektowana architektura może być wykorzystywana do obliczania np. algorytmów algebry liniowej lub w szeroko pojętym cyfrowym przetwarzaniu sygnałów.
4
Content available Zastosowanie arytmetyki ułamkowej w reprogramowalnych jednostkach przetwarzających systemów jednoukładowych
Maslennikow O., Ratuszniak P., Sergiyenko A., Pawłowski P.
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
|
2009
|
Nr 1
23--58
PL
W niniejszej pracy przedstawiono wyniki badań autorów nad zaletami i wadami stosowania arytmetyki ułamkowej w jednostkach przetwarzających (arytmetyczno-logicznych) systemów wyspecjalizowanych przeznaczonych do realizacji w nowoczesnych układach reprogramowalnych. Autorzy porównali dokładność obliczeń przeprowadzonych w arytmetyce ułamkowej z odpowiednią dokładnością klasycznej arytmetyki stałoprzecinkowej dla danych wejściowych różnej wielkości oraz opracowali kilka architektur potokowych i równoległych jednostek przetwarzających realizujących wybrane algorytmy algebry liniowej. Implementacja opracowanych przez autorów kilku z wyżej wymienionych architektur w układach FPGA rodziny Xilinx Virtex4 wykazały, że one lepiej wykorzystują zasoby sprzętowe nowoczesnych układów FPGA (np. wbudowane bloki mnożenia, DSP i pamięci RAM/FIFO). Ponadto złożoność sprzętowa jednostek przetwarzających RFA jest nawet kilkukrotnie mniejsza, a maksymalna częstotliwość działania – nawet dwukrotnie większa w porównaniu do odpowiednich parametrów podobnych jednostek przetwarzających działających na liczbach stało- lub zmienno-przecinkowych (przy porównywalnej dokładności obliczeń).
5
Content available Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
Maslennikow O., Ratuszniak P., Sergiyenko A.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
514-516
PL
W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
EN
In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
6
Osobliwości stosowania arytmetyki ułamkowej w nowoczesnych układach FPGA
Maslennikow O., Ratuszniak P., Khadzynov W., Pawłowski P., Berezowski R., Sergiyenko A.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
200-203
PL
W artykule przedstawiono wyniki badań dotyczących wyłonienia zalet i wad stosowania arytmetyki ułamkowej w jednostkach arytmetyczno-logicznych systemów jednoukładowych realizowanych w nowoczesnych układach FPGA. Krótki opis osobliwości stosowania arytmetyki ułamkowej, jak i opis jej zalet wykorzystują przedstawione w referacie porównanie parametrów modeli VHDL kilku potokowych bloków operacyjnych działających w tej arytmetyce z parametrami analogicznych bloków operacyjnych działających w arytmetyce stało- i zmiennoprzecinkowej, wygenerowanych przy użyciu oprogramowania Xilinx CORE Generator. Głównymi kryteriami porównania są złożoność sprzętowa układu, maksymalna częstotliwość jego działania oraz liczba stopni w potoku.
EN
In this paper, the most advantages of the rational fraction arithmetic (RFA) is selected, which are apeared in a case of implementation of RFA operation blocks (multipliers, dividers, etc.) and arithmetic-logic (ALU) units in the modern FPGA implementation. The comparison of the RFA blocks and units with the known ones operating with the fixed-point or float point data showed the lower hardware volume and higher throughput without decreasing of calculation precision. The VHDL modeling showed the possibility of use such data representation in solving linear equations by several different methods (for example Cholesky method), and showed the reducing of the hardware complexity of rational fraction ALU in everal times comparing with similar arithmetic units operating with float-point numbers (without decreasing of AU performance).
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.