Wyniki wyszukiwania - BazTech

1

Generacja zależności czasowych w sterownikach programowalnych

Malcher A., Chmiel M., Kulisz J.

Elektronika : konstrukcje, technologie, zastosowania

|

2013

|

Vol. 54, nr 9

119-122

PL

Odmierzanie zadanych odcinków czasu jest jednym z naczęściej występujących elementów algorytmów sterowania procesami przemysłowymi. Zadanie to jest realizowane w programowalnych sterownikach logicznych (ang. PLC - Programmable Logic Controllers) za pomocą specjalnych struktur programowych lub sprzętowych, zwanych czasomierzami (ang. Timers). Celem artykułu jest dokonanie przeglądu różnych sposobów konstrukcji czasomierzy, a także dyskusja ich właściwości metrologicznych, a w szczególności wpływ sposobu ich konstrukcji na dokładność odmierzanego czasu. Rozważania zostały przeprowadzone na przykładzie sterowników programowalnych z rodziny Simatic produkowanych przez firmę Siemens.

EN

Measuring-out predefined time delays is one of the tasks most often required in control algorithms. In Programmable Logic Controllers (PLC-s) the task is handled by special software and/or hardware structures referred to as timers. The objective of the paper is to provide a brief overview of the ways timers are implemented in PLC-s, and discussing properties of the solutions, including their metrological properties. Special attention was devoted to relationships between the way timers are constructed, and accuracy of the generated time delays. The considerations were presented using the Simatic PLC-s from Siemens as an example.

2

A PC-based operator and diagnostic panel for Simatic S7-200 programmable controllers

Mazek K., Chmiel M., Kulisz J.

Archives of Electrical Engineering

|

2013

|

Vol. 62, nr 2

307--320

EN

The paper describes a prototype operator panel, which was designed to operate with the S7-200 family of Programmable Logic Controllers (PLC-s) from Siemens. Most of the functionality of the operator panel was implemented in a computer program, which runs on a PC-class computer. The program communicates with a PLC through its communication port configured in the Freeport mode. Two kinds of interface between the PC, and the PLC are supported: wired, and wireless. For wired connection a standard PC/PPI cable supplied by Siemens is used. For wireless connection two communication modules were designed, which operate in the free 433 MHz band. The operator panel program is intuitive, and easy to use. States of PLC inputs and outputs are presented using graphical objects. It is possible to modify states of the outputs, and monitor and edit any variable in the M and V memory in the PLC. The application supports also alarming. The program can be run on any computer with the MS Windows operating system installed. This makes the solution very cost-effective. Providing both wired and wireless communication radically increases flexibility of the proposed solution. The panel can be quickly mounted in areas, where pulling new cables is inconvenient, difficult or expensive.

3

Komputerowy symulator obiektu przeznaczony do testowania oprogramowania sterowników PLC

Kulisz J., Czerwiński R., Mocha J., Chmiel M.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

3-5

PL

W artykule przedstawiono koncepcję programowego symulatora obiektu sterowania przeznaczonego do uruchamiania i testowania oprogramowania dla sterowników PLC. Symulator emuluje zachowanie fizycznego obiektu przemysłowego i komunikuje się ze sterownikiem za pośrednictwem karty wejścia-wyjścia podłączanej do komputera. Pozwala on na przetestowanie tworzonej aplikacji bez udziału fizycznego obiektu, dzięki czemu znacząco przyspiesza proces tworzenia, uruchamiania oraz testowania oprogramowania.

EN

The paper discusses hardware and software tools used to support program testing and verification of Programmable Logic Controllers (PLC). Three main ideas of tools supporting PLC application development are presented: software PLC simulators (Fig. 1), software PLC simulators with software object simulators (Fig. 2), and software object simulators with a hardware PLC (Fig. 4). The last idea is discussed wider in the paper. The authors propose a new concept of the tool for supporting PLC program testing - an object simulator which is a separate device. The simulator consists of a PC equipped with an appropriate I/O card, and an object simulator program running on the PC. The object simulator program is responsible for emulating behavior of an industrial object, and providing appropriate visualization of its operation, enabling also the PLC programmer to simulate object faults. The PC does not communicate with the PLC using a network interface, but through physical I/Os of the PLC. The simulator is thus capable of testing the most of functionality built in PLC I/O modules, and time-critical functions, e. g. interrupts. The proposed concept of an object simulator can provide a reliable substitute for a physical object, and thus a significant part of software tests can be performed with use of the simulator. This can significantly facilitate and accelerate development of the application.

4

Redukcja emisji zaburzeń elektromagnetycznych w układach FPGA z wykorzystaniem struktur typu GALS

Kulisz J., Mocha J., Woźnica T.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 12

16-18

PL

W artykule zaprezentowano wyniki badań dotyczących wykorzystania struktur globalnie asynchronicznych - lokalnie synchronicznych (GALS) do redukcji emisji zaburzeń elektromagnetycznych emitowanych przez układy rekonfigurowalne FPGA. Wykorzystanie struktur GALS oraz wielofazowego sygnału zegarowego umożliwia znaczącą redukcję mocy zaburzeń emitowanych przez układy rekonfigurowalne. Analiza teoretyczna wskazuje, że dzięki zastosowaniu zegara N-fazowego do sterowania struktury, moc zaburzeń może być zredukowana N-krotnie. Praktyczne pomiary potwierdziły poprawność rozważań teoretycznych, dotyczących skuteczności zaproponowanej metody.

EN

The paper presents results of research work concerning application of Globally Asynchronous Locally Synchronous (GALS) structures for reducing electromagnetic (EM) disturbances generated by Field Programmable Gate Arrays (FPGA-s). Applying the GALS-based approach, and a multiphase clock signal results in significant reduction of power of disturbances generated by a programmable structure. It was theoretically proved, that in a circuit controlled by an N-phase clock power of emitted disturbances can be reduced up to N times. Results of experiments, which are also presented, conform well with results of theoretical analysis.

5

Modelowanie automatów synchronicznych w języku VHDL pod kątem efektywnego wykorzystania niezależnych narzędzi syntezy

Czerwiński R., Kulisz J.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 2

77-82

PL

Artykuł dyskutuje pewne zagadnienia opisu automatów sekwencyjnych w języku opisu sprzętu VHDL, a w szczególnie problem połączenia syntezy logicznej wykonywanej w narzędziu niezależnym z syntezą fizyczną wykonywaną w oprogramowaniu komercyjnym, dostarczanym przez producenta układów programowalnych. Ze względu na czytelność i przenaszalność najbardziej atrakcyjnym sposobem wprowadzenia projektu po syntezie logicznej do narzędzia komercyjnego powinien być opis w języku opisu sprzętu, dokonany na możliwie najwyższym poziomie abstrakcji. Ponieważ narzędzia komercyjne mogą głęboko ingerować w logiczną strukturę projektu, opis behawioralny, połączony z kodowaniem stanów zdefiniowanym przez projektanta, nie zapewnia optymalnej jakości syntezy. Autorzy proponują styl opisu, który jest przenaszalny i czytelny, a jednocześnie umożliwia efektywne przeprowadzenie syntezy fizycznej w systemach komercyjnych. Wyniki eksperymentów dowodzą, że zaproponowana metoda opisu, wraz z odpowiednią metodą kodowania stanów wewnętrznych, prowadzą do redukcji powierzchni układów CPLD, w których realizowany jest automat sekwencyjny.

EN

The paper discusses certain issues concerning FSM description in an HDL, and in particular the problem of combining logic synthesis performed in vendor-independent tools with physical synthesis performed in commercial tools, supplied by PLD vendors. Because of its clarity and portability, a textual description in an HDL seems to be the most attractive way of porting the project to a commercial tool, after the logic synthesis stage. The description should use the highest possible level of abstraction. Because commercial software can in many cases "destroy" logical structure generated by independent tools, behavioural description combined with user-defined state coding doesn't provide optimal quality of synthesis. The authors propose a style of FSM modelling, that is still portable and readable, and enables effective physical synthesis in commercial tools. The method was verified for CPLD circuits. Experimental results prove that the proposed style of description, combined with an appropriate state coding, leads to more effective synthesis with regards to logic resources used.

6

Logic synthesis dedicated for CPLD circuits

Kania D., Milik A., Kulisz J., Opara A., Czerwiński R.

Electronics and Telecommunications Quarterly

|

2009

|

Vol. 55, No 2

287-315

EN

The paper presents synthesis strategies for PAL-based devices. All component methods used in presented strategies are originally developed. In this paper the essentials of all methods have been presented. Exact algorithms descriptions can be found in referenced materials. The optimization of synthesis methods were aimed toward required areas minimization or propagation delay minimization (reducing number of levels). A low computation complexity of synthesis methods that use tri-state output buffers or output graphs make them useful as additional steps of complex synthesis strategies. Application of those methods can radically reduce areas or propagation delay. Without doubt the best results in terms of required surface can be obtained by methods that use decomposition components. Decomposition methods that extend classical model of functional decomposition (Curtis' decomposition - row based and column based decompositions) are computing demanding procedures. The binary decision diagram was taken into consideration in order to increase computation performance/efficiency. The experience that has been gained in implementation of column and row based decomposition allows to implement efficient partitioning procedures for the BDD. Decomposition results for the BDD methods are slightly worse as referenced to previous approaches. The synthesis process is computation efficient and allows to decompose complex logic circuits in reasonable amount of time. The exploration of BDD decomposition methods shows their undiscovered potential that still can be developed especially for decomposition of function consisting of few hundred of input and output variables. Several years' of experience in design of decomposition procedures for CPLD allows developing complex synthesis strategies that have been presented as summary of the paper. They are dedicated for different CPLD families addressing different features (e.g. three-state output buffers) and requirements (e.g. propagation time constraint).

7

Zastosowanie grafu niezgodności i dopełnień w procesie kodowania automatów asynchronicznych

Kania D., Kulisz J.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

486-488

PL

W artykule przedstawiono przykład zastosowania nowego rodzaj grafu - grafu niezgodności i dopełnień. Specyficzną cechą tego grafu jest to, że zawiera on dwa rodzaje krawędzi: krawędzie skojarzone z relacjami niezgodności oraz krawędzie skojarzone z relacjami dopełniania. Graf może być wykorzystywany w szeregu problemów optymalizacyjnych, w których rozważane są relacje niegodności i dopełniania wzorców bitowych. W artykule zaprezentowano wykorzystanie grafu w procesie kodowania stanów asynchronicznych układów sekwencyjnych. Przedstawiono też odpowiednie algorytmy tworzenia grafu i kolorowania jego wierzchołków.

EN

The paper presents an application of a novel concept of graph - the Incompatibility and Complement Graph. A specific feature of the graph is that it contains two kinds of edges: connecting mutually incompatible nodes, and connecting mutually complementing nodes [3, 4]. The graph can be useful in certain class of optimization problems, in which compatibility of bit patterns in both the true and the complemented form has to be analyzed [5]. An example of such a problem is covering analysis in asynchronous FSM coding. The relevant coding method was presented by Tracey [1]. The method consists of several steps. In one of the steps a Boolean matrix is built, describing partitions of the relevant state set, which are required to provide coding free form critical races. In the subsequent step the Boolean matrix has to be reduced. During this step compatibility of the matrix rows both in the true, and the complemented form has to be analysed. For this purpose the Row Incompatibility and Complement graph can be used. The paper presents a simple example explaining the method. Appropriate algorithms for the graph building (Fig. 3) and colouring (Fig. 4) are also presented.

8

Strategie syntezy przeznaczone dla układów CPLD

Kania D., Kulisz J., Milik A., Czerwiński R.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 7 bis

103--105

PL

W artykule przedstawiono strategie syntezy opracowane dla struktur matrycowych typu PAL. Elementami tych strategii są przedstawione w poprzednich pracach oryginalne metody syntezy. W końcowej części pracy przedstawiono złożone strategie syntezy przeznaczone dla różnych układów CPLD (z/bez wyjściowych buforów trójstanowych). Strategie syntezy opracowane są pod kątem minimalizacji liczby bloków logicznych lub liczby warstw.

EN

This paper presents synthesis strategies for CPLDs. The original synthesis methods, presented in previous works, serve as the components of those strategies. The final part of the work presents the complex strategies of synthesis, aimed at the various CPLD circuits (with/without the three-state output buffers). Synthesis strategies are designed to optimize number of logical blocks or the number of levels.

9

FSMs state encoding targeting at logic level minimization

Czerwiński R., Kania D., Kulisz J.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2006

|

Vol. 54, nr 4

479-487

EN

The paper concerns the problem of stale assignment for finite stale machines (FSM), tar-geting at PAL-based CPLDs implementations. Presented in the paper approach is dedicated to stale encoding of fast automata. The main idea is to determine the number of logic levels of the transition function before the stale encoding process, and keep the constraints during the process. The number of implicants of every single transition function must be known while assigning states, so elements of two level minimization based on Primary and Secondary Merging Conditions are implemented in the algorithm. The method is based on code length extraction if necessary. In one of the most basic stages of the logic synthesis of sequential devices, the elements referring to constraints of PAL-based CPLDs are taken into account.

10

Opis widmowy układów SC i SI przy wykorzystaniu uogólnionych funkcji interpolujących

Kulisz J., Garlicki M.

Elektronika : konstrukcje, technologie, zastosowania

|

2005

|

Vol. 46, nr 8

16-20

PL

Przedstawiono wyniki badań, których celem było zaproponowanie pewnego uogólnienia opisu widmowego układów SC i SI. Zmodyfikowana metoda bazuje na opisie dokonywanym w dziedzinie sygnałów dyskretnych. Najistotniejszą jej nowością jest uogólnienie związku pomiędzy opisem w dziedzinie sygnałów ciągłych. Do wyrażenia tego związku wykorzystano bardziej elastyczne pojęcie funkcji interpolującej (ang. sampling function). Uzyskano dzięki temu możliwość aproksymowania sygnałów generowanych w układach SC i SI przebiegami o bardziej realistycznych kształtach, niż stosowania do tej pory funkcja schodkowa.

EN

The paper presents results of research, the objective of which was to propose certain generalisation of SC and SI circuit spectral description. The modified methods is based on description in the discrete time domain. The most essential novelty of the proposed method is generalisation of relation between description in the discrete- and continuous-time domains. A more flexible concept of sampling function was utilised to express the relation.Thanks to this a possibility of approximating signals generated in SC and SI circuits with more realistic waveforms was gained, than the staircase function used so far. As a result, better accuracy of spectrum calculation was obtained.

11

Kodowanie wzorców kolumn zorientowane na realizację w strukturach typu PAL

Kania D., Milik A., Kulisz J., Czerwiński R.

Elektronika : konstrukcje, technologie, zastosowania

|

2005

|

Vol. 46, nr 11

41-44

PL

Przedstawiono elementy kodowania wzorców kolumn, wykorzystywane w procesie syntezy przeznaczonym do struktur matrycowych typu PAL. Celem opracowanej metody kodowania jest minimalizacja powierzchni całkowitej struktury powstającej w wyniku dekompozycji. Poszczególne elementy kodowania pozwalają na minimalizację liczby iloczynów wykorzystywanych w bloku związanym i w bloku wolnym. Minimalizacja liczby iloczynów pośrednio wpływa na minimalizacje liczby wykorzystywanych bloków logicznych typu PAL, stanowiących podstawowy element składowy struktur matrycowych typu PAL.

EN

A paper presents column pattern code assignment dedicated for PAL-based CPLD. The purpose of proposed method is minimization of used PAL-based logic blocks in programmable structure. Each element of column pattern code assignment (determination of covering pattern coefficient, graph of pattern neighborhood, coefficients of pattern pairs covering etc) is oriented for implementation in PAL-based structure that characterized by PAL-based logic block. The proposed decomposition approach is an alternative to the classical method based on two-level minimization of separate single-output functions. Results of experiments prove that the proposed algorithm leads to significant reduction of chip area in relation to the classical method.

12

Opis widmowy wielofazowych układów z przełączanymi pojemnościami

Kulisz J.

Elektronika : konstrukcje, technologie, zastosowania

|

2000

|

Vol. 41, nr 5

17-21

PL

W artykule zaproponowano pewien sposób analizy i opisu wielofazowych układów SC w dziedzinie częstotliwości. Przy pewnych założeniach pozwala on na opisanie zalezności pomiędzy analogowymi sygnałami na wejściu filtru SC za pomocą zastępczej transmitacji widmowej. Wyprowadzono także wzory opisujące pełne widmo sygnału wyjściowego z układu SC, włącznie z produktami przełączania. Wiele uwagi poświęcono przechodzeniu od opisu w dziedzinie sygnałów analogowych do opisu w dziedzinie sygnałów dyskretnych i odwrotnie, a także znalezieniu w dziedzinie częstotliwości związków pomiędzy odpowiadającymi sobie sygnałami analogowymi i dyskretnymi.

EN

The paper presents a certain method of multiphase switched--capacitor (SC) circuit analysis and description in the requency domain. On certain conditions the method allows for describing the relation between analog signals at input and output of a SC filter by means of an equivalent frequency transfer function. Formulas describing full spectrum of a SC circut output signal, including switching noise, were derived as well. Much attention was paid to the relations in the frequency domain between analog and discrete signals.

13

Implementacja sekwencyjnych algorytmów sterowania w sterownikach programowalnych Simatic bez użycia SFC

Kulisz J.

Szybkobieżne Pojazdy Gąsienicowe

|

1999

|

nr 12

125--136

PL

W artykule zaproponowano pewien uporządkowany sposób programowania sterowników programowalnych, pozwalający przejrzyście odzwierciedlać sekwencyjne algorytmy sterowania bez użycia języka SFC. Przedstawiona metoda bazuje na zamodelowaniu każdego z elementów grafcetu za pomocą elementarnych operacji logicznych, takich jak: testowanie, iloczyn i suma logiczna, ustawianie i kasowanie bitów; a następnie na konstrukcji programu opisującego pełny graf. Inspiracją dla autora był sposób zaimplementowania grafcetu w sterownikach C50 i C100 firmy Cegelec. Metoda nie narzuca żadnych wymagań na sprzęt. Można ją stosować tam, gdzie użycie SFC jest z różnych powodów niemożliwe. Pomysł zaprezentowano na przykładzie języka Step 5.

EN

The paper proposes a certain ordered way of PLC programming, allowing for clear representation of sequential control algorithms without using the SFC language. The method is based on modelling separate grafcet elements with basic logic operations, like bit testing, AND, OR operations, bit set and bit clear. Next the program describing a complete graph is constructed. The author was inspired by the way of implementing grafcet for small Cegelec PLCs – C50 and C100. The method does not impose any requirements on the hardware. It may be useful everywhere, where for some reasons SFC is not available. The idea was presented using the Step 5 language as an example.