PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 13

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Pseudo-random bit generators based on linear-feedback shift registers in a programmable device
Parol M., Dąbal P., Szplet R.
Measurement Automation Monitoring
|
2016
|
Vol. 62, No. 6
184--186
EN
We present the results of comparative study on three pseudo-random bit generators (PRBG) based on various use of linear-feedback shift registers (LFSR). The project was focused on implementation and tests of three such PRBG in programmable device Spartan 6, Xilinx. Tests of the designed PRBGs were performed with the use of standard statistical tests NIST SP800-22.
2
Content available Pipelined architecture of a chaotic pseudo-random number generator in a Cyclone V SoC device
Dąbal P., Pełka R.
Measurement Automation Monitoring
|
2015
|
Vol. 61, No. 7
287--289
EN
In this paper, we present a novel, optimized microarchitecture of a pseudo-random number generator (PRNG) based on the chaotic model with frequency dependent negative resistances (FDNR). The project was focused on optimization of the PRNG architecture to achieve the highest possible output throughput of the generated pseudo-random sequences. As a result we got a model of the pipelined PRNG that was implemented in Cyclone V SoC from Altera and verified experimentally. All versions of the PRNG were tested by standard statistical tests NIST SP800-22. In addition, we also provide a brief comparison with the PRNG implementation in SoC from Xilinx.
3
Content available Pipelined pseudo-random number generator with the efficient post-processing method
Dąbal P.
International Journal of Microelectronics and Computer Science
|
2015
|
Vol. 6, nr 2
43--48
EN
This brief proposes a novel architecture of the chaotic pseudo-random bit generators (PRBGs) based on the chaotic nonlinear model and pipelined data processing. We investigated PRBG built on the chaotic logistic map and frequency dependent negative resistances (FDNR). A significant enhancement in terms of output throughput has been achieved by combining the advantages of pipelining with post-processing based on fast logical operations like bit shifting and XOR. The proposed method has been implemented using programmable SoC Zynq device from Xilinx. We verified output pseudo-random bit stream by standard statistical tests NIST SP800-22. We also present detailed comparison of the proposed post-processing method with the methods reported previously by the other authors. In particular, we compared the maximum output throughput and amount of total logical resources required by PRBG implementation in the programmable SoC device. For PRBGs based on the logistic chaotic map and frequency dependent negative resistance (FDNR) we obtained speed-up factors equal to 33% and 14%, respectively. By composing the output stream of 3 data channels in PRBG with FDNR element, we get the maximum throughput equal to 38.43 Gbps. That is significantly greater comparing to the chaotic PRBGs described so far.
4
Content available Implementacja pakietu testów statystycznych do badania generatorów pseudolosowych w układzie programowalnym
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2014
|
R. 60, nr 7
459--461
PL
W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do analizy statystycznej z użyciem pakietu NIST SP800-22 binarnych sekwencji pochodzących z implementowanych chaotycznych generatorów pseudolosowych. Omówiono sposób implementację pakiet testów NIST oraz wskazano potencjalne możliwości zrealizowania wybranych operacji sprzętowo. Kompletny system zajmuje 4% przerzutników i 19% bloków LUT dostępnych w układzie XC7Z020. Zastosowanie proponowanych mechanizmów pozwoliło na uzyskanie wydajności na poziomie 100 Mb/s.
EN
This paper presents the concept, design and experimental results of a SoCbased microsystem with Zynq device from Xilinx, for statistical testing of bit-streams from pseudo-random bit generators (PRBGs). In order to detect any symptoms of non-random behavior of PRBGs, we apply the commonly used statistical tests proposed by NIST as a standard package SP800-22. Five basic tests out of 15 tests from the NIST package have been converted from PC platform and adopted to specific embedded ARM architecture. Key elements of statistical analysis are performed by a dedicated analyzer implemented in programmable logic while the other functions are executed by an integrated dual-core processor. The complete microsystem uses 4% of flip-flops and 19% of LUTs available in the XC7Z020 SoC device. The operation of the microsystem has been optimized by assumption of fixed confidence level of statistical tests and constant data sample size equal to 220. Using these values we get the maximum throughput of data analysis at the level of 100 Mbps. The proposed system may be used for real-time analysis and tracing of pseudo-random binary sequences obtained from integrated PRBGs. This feature is an important improvement in statistical testing of high bit-rate data streams since conventional NIST tests running on the PC platform can be executed in the off-line mode only. Our further work will be focused on the implementation of some other tests from the NIST package and speedup techniques based on multiple bit analysis in a single clock cycle.
5
Zastosowanie pseudolosowych generatorów chaotycznych do transmisji danych wrażliwych z użyciem magistral szeregowych
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 6
30-35
PL
Współczesne wymagania stawiane systemom telemetrycznym skupiają się na zapewnieniu niezawodnej i szybkiej transmisji informacji pomiędzy elementami sieci sensorycznej. W przypadku kiedy przesyłane dane są wrażliwe, ważnym aspektem staje się zapewnienie możliwości zabezpieczenia ich z użyciem znanych technik kryptograficznych. Powszechnie stosowane magistrale szeregowe takie jak: RS-232, SPI , I2C, CAN, LIN lub FlexRay, nie posiadają zaimplementowanych mechanizmów zapewniających poufność transmisji. W artykule zaproponowana została metoda szyfrowania strumieniowego z użyciem chaotycznego generatora pseudolosowego do generacji klucza strumieniowego wraz z protokołem komunikacji. Zweryfikowano za pomocą interfejsów RS-232, SPI oraz CAN możliwość poprawnej transmisji pomiędzy urządzeniami wyposażonymi w procesory z rdzeniem rodziny AVR Xmega, ARM Cortex oraz układu programowalnego SoC Zynq. Otrzymane rezultaty pozwoliły na wskazanie korzyści i kosztów wynikających z zastosowanej metody zabezpieczenia danych wrażliwych z użyciem chaotycznych generatorów pseudolosowych w sieciach sensorycznych.
EN
Present requirements for telemetric systems are focused on providing reliable and rapid transmission of information between components of sensory networks. Development of the system implies the need for using reliable means of communication between system components. In case when transmitted data is sensitive, it becomes an important issue to ensure the ability to secure them by using various cryptographic techniques. Commonly used serial buses such as: RS-232, SPI , I2C, CAN, LIN or FlexRay, do not have implemented mechanisms ensuring confidentiality of transmissions. A method of stream encryption using chaotic pseudo-random bit generator for generating pseudo-random stream key was proposed, with communication protocol aimed to provide an opportunity to authenticate a device. As a test platform microcontrollers’ systems from STM and Atmel were selected, including AVR Xmega, ARM Cortex-M0, Cortex-M3, Cortex-M4, as well as the SoC Zynq type programmable system with Cortex-A9 core from Xilinx. In contrast to the implementation of cryptographic algorithms such as AES or DES, the proposed solution stands out thanks to its low memory requirements with a similar performance. The obtained results allowed to identify costs and benefits of the applied method of securing sensitive data by using chaotic pseudo-random bit generators in sensory networks.
6
High-speed chaotic pseudo-random number generator in programmable SoC device
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2014
|
Vol. 55, nr 12
6-9
EN
In this paper we propose a novel architecture of chaotic pseudo-random number generator (PRNG) based on the pipelined processing and frequency dependent negative resistances (FDNR). The design of PRNG has been optimized to achieve maximum output rate of pseudorandom sequences. The PRNG has been tested for 16-, 32-, 48-, and 64-bit precision of arithmetic by NIST 800-22 tests performed for each individual bit position. Then, the selected bit positions have been composed into the final output stream and verified by NIST test again. The PRNG has been implemented in programmable SoC device from Xilinx. Using the Zynq-7000 chip with 28-nm programmable logic and dual core ARM Cortex-A9 we get the maximum generation rate equal to 11.48 Gbps. An efficiency of the proposed approach in terms of maximum throughput and required logic resources has been compared with other implementations of chaotic PRNGs in programmable devices.
PL
W artykule zaproponowano nową architekturę chaotycznego generatora pseudolosowego opartą o potokową strukturę z oscylatorem wykorzystującym element FDNR. Projekt zoptymalizowano pod kątem uzyskania maksymalnej szybkości pracy. Korzystając z testu NIST 800-22 zbadano wszystkie możliwe pozycje bitowe dla konfiguracji o precyzji 16, 32, 48 i 64 bitów. Następnie na podstawie wyników wskazane zostały pozycje bitowe, z których utworzono słowa, a następnie poddano je analizie statystycznej. Generatory zostały zaimplementowane w układzie programowalnym SoC firmy Xilinx. Najwydajniejsze rozwiązanie pozwoliło na uzyskanie szybkości generacji równej 11.48 Gbps. Podano koszty implementacji zaproponowanego rozwiązania, a otrzymane wyniki porównano z innymi znanymi rozwiązaniami.
7
Content available Mikrosystem z układem Zynq do dystrybucji strumienia danychz chaotycznych generatorów PRBG w sieci LAN
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
845--847
PL
W artykule przedstawiono projekt i wyniki badań eksperymentalnych mikrosystemu w układzie SoC Zynq (Xilinx) przeznaczonego do dystrybucji strumienia danych z chaotycznych generatorów pseudolosowych (PRBG) w sieci LAN. Opisano implementację kilku wariantów architektur chaotycznych generatorów binarnych sekwencji pseudolosowych. Kompletny system zajmuje 2% przerzutników i 7% bloków LUT dostępnych w układzie XC7Z020. Szybkość transmisji danych w sieci LAN, w zależności od konfiguracji systemu, wynosi od 8,8 Mb/s do 53,4 Mb/s. Opracowano aplikację do badań i wspomagania prac projektowych z wykorzystaniem proponowanego mikrosystemu.
EN
This paper presents a concept, design and experimental results of a SoC-based microsystem with Zynq device from Xilinx, for distribution of chaotic pseudo-random bit-stream from PRBG via LAN. Several variants of PRBGs architectures have been described and tested. The complete system requires about 2% of flip-flops and 7% of LUTs available in the XC7Z020 device. The maximum speed of data transmission on LAN, depends on the system configuration, and varies from 8.8 Mbps to 53.4 Mbps. A dedicated computer application has been developed to support the research and design with use of the proposed microsystem. Pseudo-random bit-stream generators are used e.g. in cryptography and for testing digital systems. Often there is a need for high-speed transmission of data streams to multiple recipients at the same time. The described system supports the distribution of data obtained from embedded PRBGs over the LAN. In order to manage the distribution process, a dedicated client-server has been proposed. The hardware platform and objectives of the system for generation and distribution of pseudo-random sequences are discussed. There are presented the main features of the tools used for development of the project, the software and the library of utility modules that can be used in dedicated user applications.
8
An automated method for statistical testing of FPGA-based pseudo-random generators
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2013
|
Vol. 54, nr 2
58-63
EN
This paper presents design and development of the system for automated testing of pseudo-random binary sequences produced by chaotic generators implemented in programmable devices. This task requires a large amount of computing resources due to the complex form of statistical tests. The proposed solution is a flexible, platform-independent integrated test-bed and can be extended by new modules. It has been proved, that the described system significantly simplifies testing of pseudorandom generators implemented in FPGA devices. Experimental results of 6 different architectures of pseudo-random generators implemented on Zynq, Spartan 6, Virtex 5 and Virtex 6 FPGA devices from Xilix have been presented. The overall test time for NIST test battery is about 8 times shorter than in a conventional method based on a single-computer test-bed.
PL
Artykuł prezentuje projekt i realizację zautomatyzowanego systemu do testów chaotycznych generatorów pseudolosowych sekwencji binarnych implementowanych w układach programowalnych. Ze względu na złożoną budowę testów statystycznych zadanie to wymaga dużej mocy obliczeniowej. Zaproponowane rozwiązanie jest elastyczne, niezależne od platformy sprzętowej i może być rozbudowywane o nowe moduły. Wykazano, że opisany system w znaczący sposób ułatwia testowanie generatorów ciągów pseudolosowych w układach FPGA. Podano wyniki eksperymentalne badań 6 różnych architektur generatorów pseudolosowych zaimplementowanych w układach rodzin Zynq, Spartan 6, Virtex 5 i Virtex 6 firmy Xilinx. Łączny czas wykonania zestawu testów NIST przy użyciu proponowanej metody jest krótszy 8-krotnie od czasu wykonania testu konwencjonalną metodą z pojedynczym komputerem.
9
Content available remote Wykorzystanie systemu wieloprocesorowego w kryptografii symetrycznej w układzie FPGA
Dąbal P., Pełka R.
Spektrum
|
2010
|
nr 5
V-XI
PL
Zaprezentowano algorytm przygotowania systemu wieloprocesorowego oparty na procesach programowych (softcore) PicoBlaze i MicroBlaze, przeznaczony do wykonywania blokowych algorytmów kryptograficznych. Szczególna uwaga została zwrócona na sposób komunikacji między procesorami. Dokonano weryfikacji, porównania złożoności logicznej oraz wymaganego czasu na stworzenie zaprezentowanych systemów. Zaproponowane rozwiązania wykorzystane zostało do realizacji obliczeń zorganizowanych w potok, które rozbite na elementarne podprogramy wykonywane były przez poszczególne procesory. Przedstawiona została zmodyfikowana architektura mikroprocesora PicoBlaze umożliwiająca ustalenie rozmiaru pamięci programu, RAM oraz stosu.
EN
Presented is a multiprocessor system preparation algorithm based on PicoBlaze and MicroBlaze soft processors, destined to making out the cryptographic block algorithms. Special attention is paid to the problem of an interprocessor communication. Made is verification and comparison of a logie complexity as well as the time needed to create the presented systems. Proposed solutions were used for realization of flow calculations which divided into elementary subprograms were carried out by individual processors. Presented is a modified architecture of a PicoBlaze microprocessor enabling size determination of a program memory, RAM and stack.
10
Content available Implementacja generatorów cyfrowego chaosu do zastosowań w kryptografii w układzie FPGA
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
711-713
PL
W artykule przedstawiono wyniki badań dotyczących implementacji układów generatorów chaosu w układzie FPGA Virtex 5FXT. Podano opis oraz porównanie sposobów realizacji obliczeń, które umożliwiają generowanie chaotycznego ciągu liczb w zależności od przyjętych parametrów początkowych. Dokonano weryfikacji eksperymentalnej poprawności generowanych ciągów w zależności od przyjętej precyzji obliczeniowej.
EN
The paper presents results of a study on implementation of digital chaos generators in the FPGA Virtex 5FXT device. There are described three mappings: logistic, Hénon and Rössler. The impact of fixed-point number representation on precision was tested. All waveforms (chaotic series) were experimentally generated and their chaotic behaviour was checked. The second section presents the mappings used in experimental tests. Then there are described the reasons for choosing a particular type of arithmetic, a way of number representation, and tools used for project creation. Finally, there are given the results of experimental verification of chaos generators and there is described a version operating at the maximum frequency. In order to estimate the practical usefulness of the proposed chaos generator, the required amount of FPGA resources for different versions of generators was determined and compared. The maximum speed (frequency) of generators was also tested. A sample plot of the Henon attractor is shown in Fig. 4.1. At the end of the paper there is a brief comparison with similar solu-tions reported by other authors.
11
System kryptograficzny w układzie FPGA z szyfrowaniem strumieniowo-blokowym opartym na cyfrowym generatorze chaotycznym
Dąbal P., Pełka R.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 12
22-25
PL
W artykule przedstawiono wyniki badań nad systemem kryptograficznym łączącym szyfr blokowy AES pracujący potokowo oraz strumieniowy wykorzystujący generator chaotyczny. System zaimplementowany w układzie FPGA Virtex 5 ma przepustowość równą 17,07 Mbps, czym wyróżnia się spośród innych znanych 8-bitowych rozwiązań. Zaproponowane rozwiązanie może być używane w systemach mobilnych dla zabezpieczenia transmisji w czasie rzeczywistym, w tym strumieni danych audio-video.
EN
This paper presents results of studies on the implementation of integrated cryptographic system combining an initial stream ciphering with block ciphering based on the AES algorithm. A novel architecture of fast, single-chip cryptosystem using pipelined AES engines combined with the initial stream cipher based on the digital chaos generator is proposed. The throughput of the system implemented in the Virtex 5 FPGA equals to 17.07 Mbps, and is much better than reported so far for the other low-cost, 8-bit FPGAbased architectures. This cryptosystem can be used in mobile electronic equipment for secure, real-time transmission of digital signals, including audio-video applications.
12
Content available Implementacja algorytmu szyfrującego Rijndael (AES) w układzie FPGA Virtex 4FX
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2009
|
R. 55, nr 8
591-593
PL
W artykule przedstawiono budowę, działanie i wyniki badań eksperymentalnych bloku IP-core, który może równolegle szyfrować/ deszyfrować dwa strumienie danych przy użyciu algorytmu Rijndael ze 128-bitowym kluczem, dostarczanych za pośrednictwem magistrali Processor Local Bus (PLB). Podany został kompletny opis systemu składającego się z procesora MicroBlaze oraz podłączonego do niego IP-core. Dokonano pomiarów szybkości przetwarzania w zależności od wybranego trybu pracy.
EN
The paper presents design, principle of operation and experimental results of a dedicated IP-core developed for parallel data encryption/decription of two data streams provided by the Processor Local Bus (PLB). The encryption process is based on the standardized Rijndael algorithm with an 128-bit encryption key. The algorithm is performed by two cooperating with each other PicoBlaze processors, with extended internal RAM and shared 2kB ROM. An architecture of IP-core block is shown in Fig. 2. The extended RAM stores the generated sub-keys for consecutive rounds. Using the substitution tables stored in ROM it is possible to achieve a uniform speed of data encryption and decryption. There is also proposed a special operating mode that changes the encryption key when a single data stream is processed. The detailed description of the complete digital system consisting of the IP-core and MicroBlaze processor is given. The experimental results of data encryption throughput are also presented. The comparison with similar solutions reported by other authors is discussed.
13
Content available Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze
Dąbal P., Pełka R.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
520-522
PL
W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.
EN
In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.