Wyniki wyszukiwania - BazTech

1

Sprzętowy koder wideo standardu H.264/AVC

Pastuszak G.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 6

628--631

PL

Przedstawiono architekturę i wyniki implementacji sprzętowego kodera H.264/AVC przeznaczonego do kompresji sygnału wizyjnego w warunkach małego opóźnienia transmisji. Koder w całości opracowano przez wyspecyfikowanie w języku VHDL i zaimplementowanie w układzie FPGA Arria II GX. Osiągnięta wydajność zapewnia obsługę standardów HDTV. Dzięki zastosowaniu zaawansowanego schematu wyboru trybu używającego optymalizacji RD, koder uzyskuje znacznie lepszą efektywność kompresji w porównaniu do innych rozwiązań opisanych w literaturze.

EN

The paper presents the architecture and implementation results of the H.264/ AVC hardware encoder dedicated to compress videos in Iow delay conditions. The encoder was developed by the author by the specification at the VHDL level and the implementation in the FPGA Arria IIGX device. The achieved throughput allows the support for HDTV resolutions. Due to the advanced modę selection scheme based on the RD optimization, the encoder achieves a much better compression efficiency compared to other solutions described in literature.

2

Implementacje FPGA modułów kwantyzacji i dekwantyzacji w sprzętowych koderach wideo

Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

31-35

PL

Techniki wyspecyfikowane w standardach kompresji wideo pozwalają usunąć mniej istotne informacje z przetwarzanego materiału wideo przy ograniczeniach na stopień kompresji. Operacja ta jest przeprowadzana w module kwantyzacji, podczas gdy dekwantyzacja odtwarza dane wejściowe z pewnym błędem. Moduły te mogą zużywać znaczną ilość zasobów sprzętowych, gdy koder implementowany jest w układach scalonych. W artykule opisano metody optymalizacji architektur FPGA przeznaczonych dla tych modułów. Metody te pozwalają na lepsze wykorzystanie zasobów dostępnych w jednostkach DSP i zmniejszenie liczby elementów logicznych ogólnego przeznaczenia. Różne wersje architektur zostały opracowane dla układów FPGA, aby pokazać wpływ proponowanych optymalizacji na zasoby. Wyniki implementacji pokazują znaczna redukcję logiki ogólnego przeznaczenia. Co więcej wykorzystanie rejestrów wbudowanych w jednostkach DSP podwaja maksymalne częstotliwości pracy.

EN

Techniques specified in video compression standards allow the removing of less important information from a processed video subject to bit-rate constraints. This operation is performed in the quantization module, whereas the dequantization restores input data with a certain error. The modules can consume a significant amount of hardware resources when the video encoder is implemented in integrated circuits. This paper presents optimization methods for FPGA architectures dedicated for the modules. The methods allow a better utilization of resources available in DSP units and the reduction of the number of general-purpose logic elements. Different versions of architectures are developed for FPGA devices to show the impact of proposed optimizations on resources. Implementation results show that the significant reduction of general-purpose logic is achieved. Furthermore, the utilization of registers embedded in DSP units can double the maximal clock frequency.

3

Estymacja przepływności bitowej ramek typu P w kodowaniu wideo

Wieczorek M., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

46-48

PL

W artykule zaprezentowano nowy sposób estymacji przepływności bitowej sekwencji wizyjnych z predykcją między-ramkową. Proponowane rozwiązanie opiera się na wykorzystaniu stosunków rozmiarów bitowych kolejnych ramek wideo. Takie podejście upraszcza proces wyznaczania parametrów kodowania eliminując kosztowne obliczeniowo operacje mnożenia. Umożliwia to prostszą implementację sprzętową proponowanego algorytmu kontroli stopnia kompresji.

EN

In this paper, a novel rate control algorithm for video sequences with interframe prediction is presented. The proposed approach exploits dependencies between bit-rates of successive frames and simplifies the rate control process by excluding complex multiplications. It is an important goal as recent rate control algorithms are quite complex and their implementations, particularly in hardware structures, can be inconvenient.

4

Architektura sprzętowego modułu predykcji wewnątrzramkowej Intra dla standardu H.265/HEVC

Abramowski A., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

49-53

PL

Artykuł opisuje architekturę sprzętowego modułu predykcji wewnątrzramkowej (Intra) dla standardu H.265/HEVC. Umożliwia ona przygotowanie predykcji dla dowolnego trybu i rozmiaru jednostki predykcji. Aby zminimalizować zużycie zasobów każde z wymaganych mnożeń jest wykonywane za pomocą multiplekserów i sumatorów. Architektura może pracować z częstotliwością 100 MHz przy syntezie dla układów FPGA Stratix III oraz z częstotliwością 200 MHz przy syntezie dla technologii TMSC 0,13 μm.

EN

This work presents an Intra prediction architecture, fully compliant with the H.265/HEVC standard. The design supports full range of features included in the standard i. e. all Prediction Unit sizes and all modes. To minimize the resources consumption any required multiplication is carried out using multiplexers and adders. The architecture can operate at 100 MHz and 200 MHz for FPGA Stratix III devices and the TSMC 0.13 μm technology, respectively.

5

Analiza wymagań pamięciowych dla podstawowej jednostki obliczeniowej w sprzętowej implementacji algorytmu dopasowania stereo typu „semiglobal”

Roszkowski M., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

38-42

PL

Stereowizja jest od wielu lat jedną z intensywnie badanych dziedzin wizji komputerowej, ze względu na to że umożliwia stworzenie trójwymiarowego modelu sceny obserwowanej przy pomocy dwóch zwykłych kamer wideo. Jednakże większość algorytmów opisanych w literaturze działa wolno i nie jest łatwa w dostosowaniu do implementacji w czasie rzeczywistym w układach cyfrowych. Wśród metod uważanych za możliwe do implementacji w czasie rzeczywistym są algorytmy z grupy optymalizacji typu „semiglobal”, jednakże ich wadą jest duża złożoność pamięciowa. Artykuł ten wyjaśnia dlaczego jest to problemem w układach FPGA, zwłaszcza tych nisko-budżetowych, a także przedstawia propozycje możliwych rozwiązań. W szczególności zaprezentowany jest sposób wymiany ilości potrzebnej pamięci na zasoby obliczeniowe poprzez podział obrazu na bloki, z oszacowaniem o ile wzrośnie rozmiar układu w strukturze FPGA przy zastosowaniu zaproponowanych metod.

EN

Stereovision is one of the most intensively studied areas of the computer vision. One of the reasons is that it enables the creation of a 3D model of a scene acquired with just two common optical cameras. There are many stereo algorithms described in the literature, but most of them are not suitable for real time hardware implementations. One of the groups of algorithms generally considered to be implementable in hardware are “semiglobal” algorithms. However, high memory requirements are one of their drawbacks. In this article, we try to explain why it is a problem in the case of low cost FPGAs and present a solution that tries to remedy it. In particular, it is shown that it is possible to significantly lower the memory requirements by dividing an image into blocks, but at the cost of the increased module size.

6

Integrated Communications System for the Remote Operation of Unmanned Aerial Vehicle

Kurek K., Keller T., Modelski J., Yashchyshyn Y., Pastuszak G., Pastuszak G., Darmetko M., Bajurko P.

TransNav : International Journal on Marine Navigation and Safety of Sea Transportation

|

2013

|

Vol. 7, no. 2

235--242

EN

The aim of the paper is to present the concept of the integrated system dedicated for communication and remote operation of the unmanned aerial vehicle (UAV). In the paper the concept and realization of this kind of wireless communications system is presented. The system consists of two integrated solutions – unidirectional broadcast transmission of video, audio and data from UAV to the operators within the mobile command centre and two‐way communication with the telemetry and control subsystem. The systems are integrated within the single chassis and placed on the UAV to ensure proper operation of the flying robot. The specific elements of the system are presented as well as main requirements and connected with them development methods are also discussed in the paper.

7

Block-based motion estimation algorithms : a survey

Jakubowski M., Pastuszak G.

Opto-Electronics Review

|

2013

|

Vol. 21, No. 1

86-102

EN

In the multi-view video coding, both temporal and interview redundancies can be exploited by using standard block-based motion estimation (BBME) technique. In this paper, an extensive review of BBME algorithms proposed within the last three decades is presented. Algorithms are divided into five categories: 1) based on the search position number reduction; 2) multiresolution; 3) based on the simplification of matching criterion; 4) fast full search; 5) computation-aware. Algorithms are compared in terms of their efficiency and computational complexity.

8

Sprzętowa implementacja modułu transformaty kodeka MPEG-4 AAC

Brzuchalski G., Pastuszak G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

42-45

PL

Artykuł przedstawia architekturę modułu transformacji kodeka audio zgodnego ze standardem MPEG-4 AAC. Moduł oblicza MDCT, IMDCT, FFT, IFFT (wraz z wszystkimi kształtami) oraz wykorzystując te same zasoby sprzętowe, wybiera najlepiej pasującą do widma sygnału długość okna. Projektowany układ został zsyntezowany w układach Altera Stratix II i zweryfikowany z kodekiem FAAC/FAAD. Wyniki pokazują, że architektura może działać z częstotliwością 100 Mhz i obsługiwać do 93 kanałów dla częstotliwości próbkowania 44.1 kHz.

EN

This paper presents the architecture of the audio codec transform module designed in conformity with the MPEG-4 AAC standard. The module provides forward and inverse transform computation with all defined shapes and sizes. In particular, the module computes MDCT, IMDCT, FFT, and IFFT transforms using the same hardware resources. All window shapes and FFT coefficients are stored in ROM submodules. The module automatically chooses the most suitable for current signal transform window length with reference to the signal spectrum and its energy. The algorithm is based on Free Advanced Audio Coder (FAAC) window length decision algorithm. Additionally, it supports Low Delay profile (with shorter windows). The designed module is syn-thesized into Altera Stratix II devices and verified with the reference to the FAAC/ Free Advanced Audio Decoder (FAAD) codec. The implementation results show that the architecture can work at 100 MHz, and it can support up to 93 channels of 44.1 kHz audio coding.

9

Propozycja architektury dekodera arytmetycznego standardu H.264/AVC

Abramowski A., Pastuszak G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

49-51

PL

Artykuł przedstawia architekturę binarnego dekodera arytmetycznego standardu H.264/AVC, zdolną do obsługi profilu High. Pozwala ona na dekodowanie w przybliżeniu jednego symbolu w czasie pojedynczego taktu sygnału zegarowego, głównie dzięki modyfikacji kolejności kroków algorytmu oraz wprowadzeniu potokowości w pętli sprzężenia zwrotnego. Architektura została opisana w języku VHDL, a analiza wyników syntezy wskazuje, że umożliwia ona obsługę sekwencji HDTV.

EN

This paper presents a novel architecture of the H.264/AVC binary arithmetic decoder, which conforms to High Profile, including all chroma formats and Macroblock Adaptive Frame/Field coding (MBAFF). It is able to decode almost one symbol per clock cycle, while consuming very limited hardware resources. The main feature of the proposed solution is the parallelization of the feedback loop between the arithmetic decoder core and the context generator, achieved by calculation of two contexts for each possible case in advance and selection of the correct one immediately after the current symbol is available. Some smaller optimizations include the modification of the operation order on the critical path, and the projection of mvd values, allowing economizing the memory usage. The architecture was described in VHDL and realized using TSMC 0.13žm technology. Comparison of the synthesis results and the performance with previous works proves that the proposed architecture maintains the best trade-off between the speed of the video processing and the hardware utilization, while being able to process HDTV in real time.

10

Moduł predykcji Intra dla sprzętowego dekodera standardu H.264/AVC

Roszkowski M., Pastuszak G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

46-48

PL

W artykule przedstawiony został sprzętowy moduł predykcji INTRA dla dekodera standardu H.264/AVC z obsługą profilu High. Zaprojektowany moduł obsługuje wszystkie tryby predykcji INTRA przewidziane w standardzie dla tego profilu, a także wszystkie dostępne podpróbkowania chrominancji. Moduł został zsyntetyzowany dla układów z rodziny Stratix 2 firmy Altera oraz w technologii ASIC TSMC 0,13 žm. Dla tej drugiej technologii osiągnięto maksymalną częstotliwość pracy równą 200 MHz. Weryfikacja wykazała, że zaprojektowany moduł jest w pełni zgodny ze standardem H.264/AVC, za wyjątkiem trybu MBAFF, a także że moduł jest zdolny do przetwarzania sekwencji HDTV w czasie rzeczywistym.

EN

This paper presents an INTRA prediction module for a H.264/AVC HDTV decoder. The module supports H.264/AVC High Profile, without the MBAFF frame processing scheme, but with all chroma formats. The module is synthesized for Altera Stratix 2 device family and TSMC 0,13 žm technology. The maximal operating frequencies are 100 MHz and 200 MHz, respectively. The presented module is capable of the calculation of at least one prediction value per clock cycle. This means that the frequency of 100 MHz is enough to process 1920x1080 sequence with 4:2:0 sub-sampling in real time. Furthermore, the module is able to decode 1920x1080 sequence with 4:4:4 chroma format in real time when operating at 200 MHz. The module is based on widely used architecture of four parallel processing elements, each capable of computing of one prediction value. This architecture has been extended to support INTRA 8x8 modes and various chroma sub-samplings introduced in H.264/AVC High profile. All the within macroblock neighboring samples are kept in registers (Fig.1). In the case of the 8x8 prediction modes, the neighbouring samples filtering process is conducted by a separate filter module with throughput of one sample per clock cycle. The filtering is tightly coupled with the neighbouring reconstructed sample reception. Blocks of all sizes are decomposed into 4x4 blocks, and processed as such (Figs. 3 and 4). In the case of 8x8 blocks, 8x8 prediction modes are mapped as precisely as possible into 4x4 ones, to limit the number of processing element multiplexer inputs, which results in higher operating frequency of the module. The synthesis results are presented in Tabs. 2 and 3.

11

Sprzętowy Moduł Predykcji INTRA dla Kodera Standardu H.264/AVC, z obsługą profilu High i przeszukiwaniem wszystkich trybów predykcji

Roszkowski M., Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 5

80-84

PL

W artykule przedstawiona została wydajna architektura modułu predykcji INTRA dla kodera standardu H.264/AVC obsługującego profil High. Zaprojektowany moduł wyznacza w czasie rzeczywistym wszystkie tryby predykcji INTRA dla sekwencji wideo o formatach o rozdzielczości do 1080p@25fps, przy częstotliwości pracy 100 MHz. Przetwarzanie jest oparte o bloki 4×4, a moduł wyznacza jeden tryb predykcji dla całego bloku 4×4 w jednym takcie zegara. Moduł jest w pełni zgodny z profilem High standardu H.264/AVC, za wyjątkiem trybu MBAFF. Przeprowadzono syntezę modułu dla układów FPGA z rodzin Stratix 2, oraz Virtex 5, a także dla technologii AMS 0,35 urn. Dla każdej z tych technologii uzyskano minimalną częstotliwość pracy powyżej 100 MHz.

EN

This paper presents an efficient architecture of INTRA prediction module for the high-profile H.264/AVC encoder. The designed module supports all possible INTRA prediction modes in real-time, for video sequences of formats up to 1080p@25fps, while working at only 100 MHz. Processing is based on 4×4 blocks, and one prediction mode for the whole 4×4 block is determined in one clock cycle. The design has been verified to be fully compliant with H.264/AVC High Profile, except for MBAFF frame processing mode. The architecture is synthesized for FPGA Stratix 2 and Virtex 5 devices and the AMS 0.35 urn technology. The maximal operating frequency is greater than 100 MHz.

12

Systemy łączności radiowej i monitoringu telewizyjnego

Kellert T., Kurek A., Kurek K., Modelski M., Piasecki M., Pastuszak G., Szumny R., Bryłka K.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2010

|

nr 12

1707-1711

PL

Zaprezentowano projekt PROTEUS i udział w nim pracowników Instytutu Radioelektroniki PW, odpowiedzialnych za realizację systemu łączności dla zintegrowanego, mobilnego systemu wspierającego działania antyterrorystyczne i antykryzysowe. Przedstawiono ogólną architekturę systemu, jego elementy oraz główne podsystemy łączności wyodrębnione w celu zapewnienia odpowiednich funkcjonalności i spełnienia wymagań dla systemu.

EN

The aim of the article is to present the PROTEUS Project and the main activities of the WUTs Institute of Radioelectronics team, who are responsible for the Communications systems for the integrated, mobile system for counterterrorism and rescue operations. In the article general architecture of the system is introduced and main system elements are presented. There is also general description of the communication systems selected for ensuring proper functionalities and conforming system requirements.

13

Architecture Design of The Hardware H.264/AVC Video Decoder

Roszkowski M., Abramowski A., Wieczorek M., Pastuszak G.

International Journal of Electronics and Telecommunications

|

2010

|

Vol. 56, No. 3

291-300

EN

The need for real-time video compression systems requires a particular design methodology to achieve high troughput devices. The paper describes the architecture of the H.264/AVC decoder able to support SDTV and HDTV resolutions. The design applies many optimization techniques to reduce the resource consumption and maximize the throughput. The archietcture is verified with the software reference model JM16 and synhesized for FPGA technology. The maximal working frequency is 100 MHz for Stratix II devices.

14

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania

Pastuszak G.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

480-482

PL

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.

EN

The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

15

A new multi-path scheme for adaptive computation-aware motion estimation

Jakubowski M., Pastuszak G.

Opto-Electronics Review

|

2007

|

Vol. 15, No. 2

118-124

EN

Ability to work in a computation-limited and computation-variant environment described as "computational awareness" is a desirable feature of a real-time motion estimation system. In this paper, a new multi-path computation-aware algorithm is proposed. One-pass scheme, presented in the prior work by Chen et al., considers only one candidate point which is the median of neighbouring motion vectors (MVs). However, when computational resources are abundant, it is possible to investigate more search paths around points from the prediction set and get a significant improvement both in terms of quality and utilization of available search points (SPs). There are also other enhancements introduced regarding the way of selection of the starting SP and the search strategy, and allocation of resources, which leads to higher PSNR and a better utilization of computational resources.