Wyniki wyszukiwania - BazTech

1

Evolution of tenacity in mixed mode fracture - volumetric approach

Zebri O., El Minor H., Bendarma A.

Mechanics and Mechanical Engineering

|

2018

|

Vol. 22, nr 4

931--938

EN

In fracture mechanics most interest is focused on stress intensity factors, which describe the singular stress field ahead of a crack tip and govern fracture of a specimen when a critical stress intensity factor is reached. In this paper, stress intensity factors which represents fracture toughness of material, caused by a notch in a volumetric approach has been examined, taking into account the specific conditions of loading by examining various U-notched circular ring specimens, with various geometries and boundary conditions, under a mixed mode I+II. The bend specimens are computed by finite element method (FEM) and the local stress distribution was calculated by the Abaqus/CAE. The results are assessed to determine the evolution of the stress intensity factor of different notches and loading distances from the root of notch. This study shows that the tenacity is not intrinsic to the material for all different geometries notches.

2

Wykorzystanie układów FPAA do budowy prototypowych przetworników analogowych-cyfrowych ΣΔ

Wawryn K., Suszyński R.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

12-14

PL

W artykule omówiono szybki i dający dobre rezultaty sposób weryfikacji projektowanych układów mieszanych, dedykowanych do wykonania w układach VLSI. Metoda wykorzystuje reprogramowalne układy analo-gowe FPAA, do konfiguracji i kolejnych rekonfiguracji prototypu budowanego systemu analogowo cyfrowego. Jako przykładową realizację zaprezentowano przetwornik analogowo-cyfrowy SD. Przedstawiono wybrane etapy projektu, modyfikacje prototypu oraz otrzymane pośrednie i końcowe wyniki pomiarów. Analogowe układy reprogramowalne mogą znaleźć zastosowanie dla szerokiej gamy układów dedykowanych do integracji w mieszanych układach scalonych VLSI.

EN

A prototyping method for designing mixed signal systems has been presented in the paper. The method is based on implementation of field programmable analog arrays (FPAA) to configure and reconfigure mixed signal systems. A SD analog digital converter (ADC) structure has been used as an example. The circuit characteristics have been measured and then the structure of the converter has been reconfigured to satisfy input specifications.

3

Niskonapięciowe analogowe bloki funkcjonalne realizowane w oparciu o inwertery CMOS

Kuta S., Machowski W., Jasielski J.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 3

70-77

PL

W artykule opisano wybrane rozwiązania układowe liniowych i nieliniowych niskonapięciowych analogowych bloków funkcjonalnych zrealizowanych w oparciu o inwertery CMOS (lub ich niewielkie modyfikacje). Rozwiązania te charakteryzują się tym, że w obwodzie zasilania występuje zawsze stos dwóch komplementarnych tranzystorów MOS, zatem są to układy pozwalające na stosowanie najniższych z możliwych napięć zasilających - takich samych jak układy cyfrowe. Podano przykłady syntezy filtrów czasu ciągłego w trybie prądowym (C-Gm) o dowolnych transmitancjach, wzmacniaczy operacyjnych ze sprzężeniem prądowym, konwejerów prądowych drugiej i trzeciej generacji oraz przedstawiono najbardziej reprezentatywny i uniwersalny układ nieliniowy - czteroćwiartkowy układ mnożący. Symulacje przeprowadzono w programie SPICE dla modelu BSIM3v3 w technologii 0,35um z AMS.

EN

The paper describes the CMOS implementation of low-voltage linear and non-linear elementary analog circuit blocks realized on inverters (eventually their very small modifications). The characteristic feature of presented circuit solutions is only two transistor stacks in-between supply rails, therefore the circuits in question are suited for the lowest possible supply and are simultaneously fully compatibile with digital part. A synthesis procedure for continuous time analog filters with arbitrary characteristics, current feedback amplifiers as well as second and third generation current conveyors is presented. The most representative and versatile nonlinear circuit block - a four-quadrant multiplier has also been constructed using inverter-like circuit elements. SPICE simulation results for 0.35 um process parameters from AMS are presented.

4

Prototyp algorytmicznego przetwornika A/C wykorzystujący programowalny układ FPAA

Suszyński R., Wawryn K.

Elektronika : konstrukcje, technologie, zastosowania

|

2006

|

Vol. 47, nr 11

49-52

PL

W artykule przedstawiono metodę szybkiego projektowania mieszanych analogowo-cyfrowych układów scalonych. W procesie tym wykorzystuje się układy FPAA do realizacji prototypów badanych układów. Jako przykład zaprezentowano zoptymalizowany układ algorytmicznego przetwornika A/C oraz wyniki jego pomiarów.

EN

A rapid prototyping method for designing mixed signal systems has been presented in the paper. The method is based on implementation of field programmable analog arrays to configure and reconfigure mixed signal systems. A serial algorithmic analog digital converter has been used as an example. The circuit characteristics have been measured and then structure of the converter has been reconfigured to satisfy input specifications.

5

Design, functionality and tests of multichannel IC for digital imaging

Gryboś P., Idzik M., Maj P., Świentek K.

Elektronika : konstrukcje, technologie, zastosowania

|

2006

|

Vol. 47, nr 10

8-10

EN

This paper presents the design and results of first measurements of a fast binary readout architecture ASIC aimed for digital X-ray imaging. The ASIC called DEDIX includes 64 readout channels, a number of DACs for different blas and threshold settings, voltage reference, calibration circuit, I/O circuit and a control logic circuit. Each readout channel consists of charge amplifier, PZC circuit, shaper, two discriminators and two 20-bit counters.The DEDIX is supposed to work in a relatively complex systems featuring several hundred readout channels. For this reason particular attention was paid to general system solutions and the IC testability. The DEDIX IC was implemented in a 0,35 µm CMOS technology and first tests confirm full its functionality.

PL

Zaprezentowano projekt i wyniki pomiarów wielokanałowego szybkiego układu ASIC o architekturze binarnej przeznaczonego do obrazowania cyfrowego z wykorzystaniem promieniowania X. Układ ASIC o nazwie DEDIX zawiera 64 kanały elektroniki odczytu, przetworniki C/A do polaryzacji układu i ustawiania progów dyskryminacji, źródło referencyjne, układ wewnętrznej kalibracji, układ WE/WY i blok kontroli. Każdy z kanałów elektroniki odczytu zawiera wzmacniacz ładunkowy, układ PZC, układ kształtujący dwa dyskryminatory i dwa 20-bitowe liczniki. Układ DEDIX przeznaczony jest do pracy w złożonych systemach obejmujących kilkaset kanałów odczytowych. Z tego powodu należy zwrócić szczególną uwagę na rozwiązania systemowe i możliwości testowania układu scalonego. Układ scalony DEDIX został wykonany w technologii 0,35 µm CMOS, a pierwsze testy potwierdzają jego pełną funkcjonalność.

6

Optymalizacja szumowa wielokanałowych mieszanych układów scalonych na przykładzie układu RX64

Gryboś P.

Kwartalnik Elektroniki i Telekomunikacji

|

2004

|

Vol. 50, z. 3

441-470

PL

W artykule przedstawiono metrologię projektowania wielokanałowych specjalizowanych układów scalonych w technologii CMOS, ze zwróceniem szczególnej uwagi na optymalizację szumową stopni wejściowych i minimalizację przesłuchów w układach analogowo-cyfrowych. Szczegółową analizę sposobu projektowania przeprowadzono w oparciu o 64-kanałowy układ scalony RX64 do odczytu paskowych detektorów krzemowych używanych do detekcji niskoenergetycznego promieniowania X.

EN

This paper describes designing of multichannel mixed-mode Application Specific Integrated Circuits in CMOS technology. The author discusses the problems of noise optimisation and crosstalk in mixed-mode integrated circuit on example of 64-channel chip RX64. This chip has been designed for the digital readout of silicon strip detectors used for position-sensitive X-ray imaging. Various requirements and constraints implied by this particular application have been taken into account in the design stage. The XR64 chip consists of low noise analogue front-end electronic and digital blocks for data storage, bias control and communication via serial link. An architecture of integrated circuit has been described with a special attention paid to noise optimisation. A method of noise minimisation of front-end electronic has been developed taking into account capacitance of X-ray sensor and different value of bias current in the input transistor of charge preamplifier. The second order effects in noise calculation have also been investigated. The minimisation of crosstalk in mixed-mode RX64 chip has been considered. As the chip contains analogue and digital blocks placed on common epi-type substrate, particular attention has been paid to the layout. The floorplan, power distribution and guardring placement are described. The results of the design are verifield by noise measurements using internal calibration generator, radioactive source with X-ray sensor and considering the noise counts according to the Rice formula. The equivalent input noise measured at room temperature for a sensor capacitance of 2.5 pF and peaking time of 0.8 us is only 145 el. rms.