PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 13

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układy CMOS
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Optymalizacja banków filtrów z przełączanymi prądami dla technologii CMOS w nano-skali
Naumowicz M., Handkiewicz A., Szczęsny Sz.
Przegląd Elektrotechniczny
|
2016
|
R. 92, nr 9
81--83
PL
W artykule omówiono problem projektowania i optymalizowania układów analogowych pracujących w trybie przełączanych prądów. Technologia CMOS z tranzystorami o rozmiarach kanałów mniejszych niż kilka dziesiątek nm. jest wzięta pod uwagę. Zaprezentowano metodę optymalizacji charakterystyki częstotliwościowej z uwzględnieniem eliminacji zjawiska offsetu w odpowiedzi czasowej analogowych układów scalonych. Procedura projektowania bazuje na algorytmie Hooke'a-Jeeves'a zmodyfikowanym pod kątem optymalizacji dyskretnej. Wyniki przedstawiono dla pary filtrów piątego rzędu pracującej w trybie przełączanych prądów. Otrzymane rezultaty niemal całkowicie pokrywają się z charakterystykami idealnymi, świadcząc o skuteczności zaproponowanej metody optymalizacji.
EN
In the paper the problem of design and optimization of analog circuits, operating in switched current mode, is described. The CMOS technology with transistors of channel dimensions smaller than several tens of nm is taking into account. A method to optimize the frequency response with regard to the offset elimination in the time response of analog integrated circuits is presented. The procedure is based on the Hooke- Jeeves algorithm modified for discrete optimization. The results are shown for a fifth-order filter pair operating in the switched current mode. The results almost completely coincide with the ideal frequency response, demonstrating the effectiveness of the proposed optimization methods.
2
Content available Automatic tuning of a resonant circuit in wireless power supply systems for biomedical sensors
Blakiewicz G., Jakusz J., Jendernalik W., Szczepański S.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2016
|
Vol. 64, nr 3
641--646
EN
In this paper, a tuning method of a resonant circuit suited for wireless powering of miniature endoscopic capsules is presented and discussed. The method allows for an automatic tuning of the resonant frequency and matching impedance of a full wave rectifier loading the resonant circuit. Thereby, the receiver tunes so as to obtain the highest power efficiency under given conditions of transmission. A prototype receiver for wireless power reception, fabricated in in AMS CMOS 0.35 μm technology, was used to verify correct operation of the proposed tuning. The prototype system produces a stable supply voltage, adjustable in the range of 1.2–1.8 V at a maximum output current of 100–67 mA, which is sufficient to power a typical endoscopic capsule.
3
CMOS inverter based analog multipliers : new experimental results and improvement study
Machowski W., Jasielski J.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 7
77-82
EN
In the paper circuit implementations for four-quadrant multipliers based entirely on CMOS inverters have been shown. Experimental results for chips exploiting two architectures and manufactured by Europractice are presented. Furhermore a modifications for some functional blocks (voltage inverting buffer and current mirror) minimizing the sensitivity to process variations have been proposed. Statistical simulation data confirming the effectivness of proposed methods are also included.
PL
W artykule przedstawiono rozwiązania czteroćwiartkowych układów mnożących opartych o inwertery CMOS (klasyczne i kwazi-inwertery). Zaprezentowano wyniki pomiarowe układów zrealizowanych dzięki programowi Europractice dla obu zaproponowanych architektur. W dalszej części zaproponowano modyfikacje bloków funkcjonalnych (inwertera napięciowego i lustra prądowego) mające na celu minimalizację wpływu zmian procesu technologicznego na układ. Przedstawiono analizy statystyczne potwierdzające skuteczność zaproponowanych metod.
4
Content available remote Niskonapięciowy wzmacniacz transkonduktancyjny CMOS sterowany z elektrod podłoża
Kulej T.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 3
267-270
PL
W pracy przedstawiono nowe rozwiązanie wzmacniacza transkonduktancyjnego CMOS, sterowanego z elektrod podłoża. Układ ten charakteryzuje się małą wartością napięcia zasilania (O,5V), oraz małą wartością transkonduktancji (31,1nS) i mocy rozpraszanej (107nW). Wzmacniacz jest przeznaczony do zastosowań w układach filtrów aktywnych na zakres bardzo małych częstotliwości.
EN
A novel solution for a bulk-driven transconductance amplifier is described in the paper The circuit is characterized by low supply voltage (0,5), as well as small transconductance (31,1nS) and low dissipation power (107nW). The amplifier is devoted for applications in low-freąuency active filters.
5
Content available remote Ewolucyjny dobór pobudzenia do diagnozowania uszkodzeń w układach analogowych
Korzybski M., Ossowski M.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 10
167-170
PL
Praca poświęcona jest metodzie dobierania częstotliwości prostokątnego pobudzenia przeznaczonego do diagnozowania uszkodzeń parametrycznych i katastroficznych w obwodach analogowych. Wynikiem stosunkowo dużego kosztu obliczeniowego oceny przydatności diagnostycznej każdej częstotliwości zastosowany został algorytm symulowanego wyżarzania, znacznie oszczędniejszy od algorytmu pełnego przeglądu przestrzeni rozwiązań. Opisane przykłady potwierdzają skuteczność prezentowanej metody.
EN
The paper is devoted to the algorithm for the selection of the frequency of the rectangular input signal used in the parametric and catastrophic fault diagnosis in analog circuits. The calculation of frequency adjustment is very time consuming, so the simulated annealing algorithm is applied for the optimization of the stimuli frequency. The numerical examples confirm the effectiveness of the proposed method.
6
Content available remote Analysis of CMOS circuits having multiple DC operating points
Hałgas M., Tadeusiewicz M.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 5
40-42
EN
This paper is devoted to the analysis of the circuits containing short-channel MOS transistors, having multiple DC solutions (operating points). The transistors are characterized by the PSP model, the most advanced surface-potential-based compact MOSFET model, selected (since December 2005) as standard for the new generation of integrated circuits. This paper offers an algorithm enabling us to find multiple DC solutions and trace multivalued input-output characteristics of integrated circuits using the latest PSP 103.1.1 MOSFET model. The main idea of the algorithm is based on a single-valued driving point characteristic, called a test characteristic and the section-wise piecewise-linear approximations. The approach proposed in this paper is illustrated via a numerical example.
PL
Praca dotyczy analizy układów zawierających tranzystory MOS z krótkim kanałem, mających wiele rozwiązań DC. Tranzystory są opisane za pomocą modelu PSP, najbardziej zaawansowanego, opartego na koncepcji potencjału powierzchniowego modelu MOSFET, uznanego w 2005 roku za standardowy w zastosowaniu do nowej generacji układów scalonych. W pracy zaproponowano algorytm obliczania wielokrotnych rozwiązań DC oraz wyznaczania wielowartościowych charakterystyk typu wejście-wyjście układów scalonych, z użyciem najnowszej wersji PSP 103.1.1 modelu MOSFET. W algorytmie wykorzystano pewne jedno-wartościowe charakterystyki wejściowe, zwane charakterystykami testowymi oraz uogólnioną odcinkowo-liniową aproksymację. Dla ilustracji podano przykład liczbowy.
7
Content available Realizacje układów odwracalnych w technologiach półprzewodnikowych
Szyprowski M., Kerntopf P.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
911-913
PL
Dziedzina syntezy odwracalnych układów logicznych jest rozwijana bardzo intensywnie. Zaproponowane zostały nawet konstrukcje układów odwracalnych z klasycznych elementów półprzewodnikowych. Wykazują one szereg zalet, m.in. mogą być stosowane jako układy o bardzo małym poborze mocy lub są w stanie realizować pewne klasy algorytmów obliczeń kwantowych. W poniższym referacie przedstawiamy przegląd rozwiązań realizacji układów odwracalnych z wykorzystywaniem klasycznych elementów półprzewodnikowych.
EN
Synthesis of reversible functions (i.e. bijective mappings) is an emerging research area. It is mainly motivated by advances in quantum computing and application of reversible circuits to quantum computing. However, some research has also been done in the area of implementation of reversible circuits in classic semiconductor technologies. Such circuits, built mainly from CMOS transistors, reveal their advantages. They can be successfully applied to the area of low power design. Recently, more attention has also been given to such circuits as they can also be used to implement some classes of quantum algorithms and take the advantage of quantum computing to stretch the limits of the classical computation paradigms. This paper gives an overview of the present advances in the field of reversible circuits built in semiconductor technologies. It describes reversible circuits built from CMOS transistor based switching networks and principles of adiabatic circuits. The last part of the paper presents the foundation of quantum computatiosn that can be realized by reversible circuits with asynchronous feedback.
8
Content available A MOSFET only, step-up DC DC micro power converter, for solar energy harvesting applications
Carvalho C., Paulino N.
International Journal of Microelectronics and Computer Science
|
2010
|
Vol. 1, nr 2
112-119
EN
In this paper, a step-up micro power converter for solar energy harvesting applications is presented. The circuit is based on a switched-capacitor voltage doubler architecture with MOSFET capacitors, which results in an area approximately eight times smaller than using MiM capacitors for the 0.13 žm CMOS technology. In order to compensate for the loss of efficiency, due to the larger parasitic capacitances, a charge reutilization scheme is employed. The circuit uses a phase controller, designed specifically to work with the series of two PV cells, in order to regulate the output voltage to 1.2 V. Electrical simulations of the circuit, together with an equivalent electrical model of a PV cell, show that the circuit can deliver a power of 536.1 žW to the load, while drawing a power of 799.8 žW from two PV cells stacked in series, corresponding to a maximum efficiency of 67%.
9
Content available Komputerowa weryfikacja układów cyfrowyh CMOS utworzonych z podukładów zasilanych ze źródeł o różnych wartościach napięcia
Szcześniak W., Kozieł S., Jendernalik W., Hasse L., Szcześniak P.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2007
|
Nr 23
105-108
PL
W pracy zaprezentowano wyniki komputerowej weryfikacji cyfrowego układu CMOS utworzonego z klastrów Cn-1, Cn-2, …, Ci, … C0, z których każdy jest zasilany odpowiednio malejącymi wartościami napięć Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0 . Zbiór klastrów {Ci} został utworzony przy pomocy algorytmu ECA (Evolutionary Clustering Algorithm) dla potrzeb redukcji mocy pobieranej ze źródła zasilającego. Otrzymane rozwiązanie charakteryzujące się zmniejszeniem zapotrzebowania na moc zasilającą nie powoduje pogorszenia przepustowości zaprojektowanego systemu cyfrowego CMOS.
EN
The paper presents results of a computer simulation of a CMOS digital circuit composed of Cn-1, Cn-2, …, Ci, … C0 clusters. The clusters are supplied with voltages Vddn-1 > Vddn-2 > … > Vddi > … > Vdd0, respectively. Set of clusters {Ci} was created with aid of ECA (Evolutionary Clustering Algorithm) for reduction of power dissipated. The obtained result enables for power reduction without deteriorating the throughput of the designed CMOS circuit, measured as system latency.
10
Content available Baza danych modeli jednostek funkcjonalnych układów CMOS dla potrzeb systemu redukcji poboru mocy
Szcześniak W., Szcześniak P.
Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej
|
2007
|
Nr 23
109-112
PL
Praca dotyczy systemu do przechowywania oraz analizy informacji o modelach jednostek funkcjonalnych układów cyfrowych CMOS. Przedstawia podstawowe wymagania projektu systemu, jego projekt oraz omawia niektóre aspekty jego implementacji. System utworzono w oparciu o środowisko relacyjnych baz danych HSQLDB dostępne na zasadzie wolnego oprogramowania. Został on wybrany ze względu na wysoką wydajność oraz łatwość integracji z tworzonym system do redukcji poboru mocy cyfrowych układów CMOS. W jego implementacji zastosowano warstwę pośredniczącą ORM (Object Relational Mapping) umożliwiającą łatwe przystosowanie do współpracy z inną bazą relacyjną danych, w przypadku zmiany wymagań w trakcie eksploatacji.
EN
The paper presents the developed software system for storing and analyzing information concerning digital CMOS circuits models’. The system has been designed with application of HSQLDB relational database system being the free software. The system was chosen because of its good performance and easy integration with the designed system for digital CMOS circuits’ power reduction. The developed system uses also the ORM (Object Relational Mapping) layer which enables for easy adaptation to another relational database system, in case of requirement change during the maintenance phase.
11
Embedded PTAT temperature sensor for CMOS VLSI circuits
Gołda A., Kos A.
Elektronika : konstrukcje, technologie, zastosowania
|
2006
|
Vol. 47, nr 10
31-34
PL
Przedstawiono wyniki analiz teoretycznych i symulacji czujnika temperatury PTAT (ang. Proportional To Absolute Temperature - proporcjonalny do absolutnej temperatury) przeznaczonego do uktadów CMOS VLSI, których budowa wykorzystuje pionową strukturę PNP. Wykonane badania uwzględniają charakterystyczne właściwości materiałów tworzących strukturę elementu.
EN
The paper presents theoretical analyses and simulation results of a PTAT (Proportional To Absolute Temperature) temperature sensor that is based on the vertical PNP structure and dedicated to CMOS VLSI circuits. Performed considerations take into account specific properties of materials that forms electronic elements.
12
Współczesne przetworniki a/c wykonywane w technologii CMOS
Wawryn K., Suszyński R.
Elektronika : konstrukcje, technologie, zastosowania
|
2002
|
Vol. 43, nr 7/8
9-14
PL
W pracy zostały przedstawione przetworniki analogowo/cyfrowe wytwarzane w technologii CMOS. Dokonana została klasyfikacja przetworników ze względu na dokładność i szybkość przetwarzania. Omówione zostały typowe dla danej klasy przetworniki, a następnie ich parametry zostały zestawione w tabeli i skomentowane.
EN
In the paper an overview of CMOS analog/digital converter architectures has been presented. The a/d coverters have been classified with respect to performance accuracy and throughput rate. Several converter architectures have been described and a broad range of performance parameters has been compared and discussed.
13
Content available remote Cellular Neural Network implementation based on continuously programmable gain CMOS current amplifier
Kacprzak T., Kowalski J.
Kwartalnik Elektroniki i Telekomunikacji
|
2000
|
Vol. 46, nr 3
321-337
PL
W artykule przedstawiono koncepcję obwodową i realizację w technologii CMOS VLSI sieci neuronowych komórkowych, opartą na wykorzystaniu wzmacniaczy prądowych o zmiennym wzmocnieniu. Wzmacniacz prądowy jest głównym blokiem komórki i składa się ze zwierciadeł prądowych NMOS i PMOS, których współczynniki odbicia zależą od rozmiarów tranzystorów wejściowych i wyjściowych oraz są sterowane zewnętrznym napięciem, przy uzyskaniu liniowej zależności prądowej zwierciadeł. W artykule przedstawiono przykład implementacji wzmacniacza w technologii CMOS MIETEC 2.4 žm. Przedstawiono również wyniki symulacji komputerowej SPICE prostej sieci niestacjonarnej zastosowanej do optymalizacji globalnej w czasie rzeczywistym funkcji celu o dwóch zmiennych. Proponowane rozwiązanie może być wykorzystane do projektowania i wykonania w postaci układu scalonego sieci neuronowych komórkowych o znacznie większych rozmiarach, w szczególności do zastosowań w przetwarzaniu sygnałów i obrazów w czasie rzeczywistym.
EN
A new architecture of current - mode Cellular Neural Networl (CNN) based on application of novel concept of CMOS current amplifier with continuously programmable gain is presented. The amplifier constitutes a main block of the cell and is composed of NMOS and PMOS current mirrors of which mirrored factors depend on the size of input and output transistors and are controlled by means of one external voltage while the output current depends linearly on the input current. In the paper an example of current amplifier implemented in CMOS MIETEC 2.4 žm n-well technology was manufactured and tested. The new CNN architecture designated for optimization task using time - varying cells was simulated using SPICE software. The proposed approach enables designing and building powerfull high speed programmable analog Cellular Neural Networks for real - time signal and image processing using standard CMOS technologies.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.