PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  układ logiczny
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Multi-input Memristor rationed logic full adder circuit for efficient processing time
Yamtim Suparlerk, Tooprakai Siraphop
Przegląd Elektrotechniczny
|
2022
|
R. 98, nr 6
88--94
EN
This research proposes a multi-input memristor rationed logic (MRL) 1-bit full adder circuit as an alternative to conventional multi-stage MRL full adders. The proposed multi-input 1-bit full adder circuit consisted of 25 memristors without CMOS transistor. Ripple carry adder was utilized to realize multi-input MRL 8-bit full adder circuit by cascading eight blocks of multi-input MRL 1-bit full adder. The advantages of the multi-input MRL 8-bit full adder include straightforwardness, compactness, and improved delay time. Simulations were carried out by using LTspice simulator and results compared with multi-stage full adders. The multi-input MRL 8-bit full adder circuit achieved higher processing-time efficiency and thereby holds great potential as an alternative to multi-stage full adders. The novelty of this research lies in the use of multi-input MRL technique to realize full adder circuits that effectively mitigate voltage degradation and improve delay time.
PL
Badania te proponują wielowejściowy układ memristor rationed logic (MRL) 1-bitowego pełnego sumatora jako alternatywę dla konwencjonalnych wielostopniowych sumatorów MRL. Proponowany wielowejściowy 1-bitowy układ pełnego sumatora składał się z 25 memrystorów bez tranzystora CMOS. Sumator przenoszenia Ripple został wykorzystany do realizacji wielowejściowego 8-bitowego pełnego sumatora MRL poprzez kaskadowanie ośmiu bloków wielowejściowego 1-bitowego pełnego sumatora MRL. Zalety wielowejściowego, 8-bitowego pełnego sumatora MRL obejmują prostotę, zwartość i poprawiony czas opóźnienia. Symulacje przeprowadzono przy użyciu symulatora LTspice, a wyniki porównano z wielostopniowymi pełnymi sumatorami. Obwód wielowejściowego 8-bitowego pełnego sumatora MRL osiągnął wyższą wydajność w czasie przetwarzania, a tym samym ma ogromny potencjał jako alternatywa dla wielostopniowych pełnych sumatorów. Nowość tych badań polega na wykorzystaniu wielowejściowej techniki MRL do realizacji pełnych obwodów sumatorów, które skutecznie łagodzą degradację napięcia i poprawiają czas opóźnienia.
2
Content available remote Synteza automatu Mealy’ego z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
109-113
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Mealy’ego z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA. Metoda ta bazuje na przekształceniu strukturalnej tabeli przejść skończonego automatu stanów oraz na kodowaniu elementów podzbioru warunków logicznych. W artykule zostanie zaprezentowany przykład projektowania oraz wstępne wyniki badań.
EN
In this article we propose a method allowing implementing Mealy FSM logic circuits with embedded memory blocks of FPGA chips. The method is based on transformation of FSM structure table and replacement of some logical conditions. Example of design and preliminary results of investigations are given.
3
Content available Redukcja układu logicznego mikroprogramowanego automatu Moore'a przy kodowaniu zbiorów wyjściowych zmiennych
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
772--775
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda ta jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore'a. Jest ona oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klasy zbioru wyjściowych zmiennych i kodu wierzchołka. Takie podejście pozwala wyeliminować zależność między stanami i wyjściowymi zmiennymi, a także zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do odpowiedniej liczby linii w równoważnym automacie Mealy’ego.
EN
The model of a microprogrammable Moore automaton is often used during the digital control systems realization [1 – 3]. The development of microelectronics has led to appearance of different programmable logic devices [7, 8] which are used for implementing micro-programmable automaton (MPA) logic circuits. One of the important problems of Moore MPA synthesis is the decrease of chip space occupied by the MPA logic circuit. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2 – 4]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing the Moore MPA logic circuit. The proposed method is based on representation of the next state code as a concatenation of code for the class of collection of output variables and code of the vertex (Fig. 2). In this method the classes of the pseudoequivalent states are used [1, 9]. Such an approach allows reducing the number of rows of the Moore MPA structure table up to the value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized.
4
Content available Optymalizacja układu logicznego mikroprogramowanego automatu Moore'a przy użyciu nano-PLA
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1186--1190
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore’a. Jest ona oparta na optymalnym kodowaniu stanów i rozbijaniu matrycy termów na dwie części. Takie podejście pozwala zmniejszyć liczbę linii w tablice przejść automatu Moore’a do odpowiedniej liczby linii w równoważnym automacie z wyjściami typu Mealy’ego.
EN
The model of the microprogrammable Moore automaton [6] is often used during the digital control systems realization [1, 4]. The development of microelectronics has led to appearance of different programmable logic devices [13, 15, 18], which are used for implementing microprogrammable automaton (MPA) logic circuits. One of the important problems of MPA synthesis is the decrease in the chip space occupied by MPA logic circuit. Solution of this problem allows decreasing the power consumption and increasing the clock rate. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2, 3, 13, 15]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing Moore MPA logic circuit. The approach is connected with optimal state encoding and decomposition of a matrix of terms in two sub-matrices (Fig. 2). To do it, the classes of the pseudoequivalent states are used [1, 4]. Such an approach allows reducing the number of rows of the structure table of Moore MPA up to this value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized. The example of application of the proposed methods is given.
5
Content available Synthesis of Moore FSM with encoding of collections of microoperations implemented with ASIC
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 6
514-518
EN
The method for reduction of hardware amount in logic circuit of the Moore finite state machine is proposed. The method is oriented on customized matrix technology. It is based on representation of the next state code as a concatenation of the code for class of collection of microoperations and the code of the vertex. Such an approach allows elimination of a dependence between states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized.
PL
: Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze matrycowej. Ta metoda jest oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klas zbiorów mikrooperacji i kodów wierzchołków. Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego. Oprócz tego przy zastosowaniu danej metody nie istnieje zależność między kodami stanów i kodami zbiorów mikrooperacji co pozwala zmniejszyć liczbę termów w bloku mikrooperacji. Artykuł przedstawia także przykład zastosowania proponowanej metody.
6
Content available Optimization of Moore finite-state-machine matrix circuit
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
939-941
EN
The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
7
Content available Matrix implementation of Moore FSM with expansion of coding space
Barkalov A. A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
694-696
EN
The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
PL
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
8
Content available remote Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
Barkalov A. A., Titarenko L., Chmielewski S.
International Journal of Applied Mathematics and Computer Science
|
2007
|
Vol. 17, no 4
565-575
EN
Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
9
Projektowanie skończonego automatu stanów z wyjściami typu Mealy'ego z transformacją kodów obiektów w systemie funkcji wzbudzeń
Barkalov A. A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
32-34
PL
W artykule została zaprezentowana metoda optymalizacji kosztu układu logicznego skończonego automatu stanów z wyjściami typu Mealy'ego. Metoda opiera się na transformacji kodów obiektów w systemie funkcji wzbudzeń przerzutników. Jako obiekt automatu Mealy'ego rozumie się wewnętrzny stan automatu i zbiór mikrooperacji. Głównym założeniem jest aby stan wewnętrzny był reprezentowany jako funkcja zbioru mikrooperacji i identyfikatorów. Zastosowanie metody łączy się z wykorzystaniem specjalnego konwertera kodu w układzie logicznym automatu stanów.
EN
The method of optimization of the cost of logical circuit of Mealy finite-state-machine is proposed. Method is based on the transformation of the objects codes in the system of excitation functions of flip-flops. The objects of Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of the sets of microoperations and identifications. The application of the method is connected with applying of special code converter in the logic circuit of the logic circuit of FSM.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.