Wyniki wyszukiwania - BazTech

1

Low power BIST

Puczko M.

Measurement Automation Monitoring

|

2015

|

Vol. 61, No. 7

323--326

EN

In the last years designers have mainly concentrated on low power consumption in mobile computing devices and cellular phones. In this paper, new solutions for reducing the switching activity of BIST environment for the scan-organized Built-In Self-Test (BIST) architectures is presented. The key idea behind this technique is based on the design of a new structure of LFSR to generate more than one pseudo random bit per one clock pulse. Theoretical calculations were hardware verified in two digital system design environments: WebPACK ISE by Xilinx and Quartus II by Altera. Power consumption measure tools were Xilinx XPower and Altera PowerPlay Power Analyzer Tool. The practical verification covers the power consumption of the Test Pattern Generator (TPG) as well as the complete BIST. The obtained results are over a dozen percent better compared to similar works.

2

TPG and SA with low power consumption

Puczko M.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 10

1040--1045

EN

In this paper new solutions for reducing a switching activity of BIST environment for the scan-organized BIST architectures are presented. Several approaches of low power BIST have been proposed. In [1], the author presents a test scheduling approach that takes into consideration the power consumption. For general BIST structure a new test pattern generator is proposed in [2]. There is a set of solutions to eliminate useless pseudo random patterns during the test mode [3-5]. The paper is organized as follows. In Section 2 the power consumption issue and weighted switching activity modeling are investigated. Section 3 presents switching activity of basic logic structures. In Section 4 a new technique is proposed. Section 5 shows the multi-input modulo 2 adder with low power consumption. In Section 6 modified structures of TPG and SA are presented. Section 7 shows two-pattern testing and Section 8 cryptographic key generation with low power consumption. Sections 9-11 include hardware verification of the presented solutions. Section 12 is the summary.

PL

Pobór mocy w systemach cyfrowych może znacząco wzrosnąć podczas procesu testowania. Niniejsza publikacja opisuje metodę, dzięki której może zostać zmniejszone zużycie energii w układach cyfrowych podczas testowania BIST (ang. Built-In Self-Testing). Niniejsze rozwiązanie zostało opracowane w oparciu o standardową strukturę rejestru przesuwającego z liniowym sprzężeniem zwrotnym LFSR(ang. Linear Feedback Shift Register). Weryfikacja sprzętowa pokazuje, iż pobór mocy został zmniejszony o około 50% w porównaniu ze strukturą klasyczną. Zaproponowane rozwiązanie zweryfikowano sprzętowo w generatorze testów TPG (ang. Test Pattern Generator), analizatorze sygnatur SA (ang. Signature Analyzer), generatorze par wektorów testowych oraz zmodyfikowanym generatorze Geffe’go. Zawartość artykułu jest następująca. W części 2. opisano podstawowe definicje związane z poborem mocy w BIST. W części 3. przedstawiono sposób obliczania aktywności przełączeń podstawowych struktur logicznych. W części 4. pokazano wpływ sposobu projektowania układu na jego aktywność przełączeń. Część 5. zawiera metodę projektowania wielowejściowego sumatora modulo 2 o minimalnej aktywności przełączeń. Zmniejszenie poboru mocy w generatorach testów i analizatorach sygnatur wykorzystywanych w BIST zostało zaprezentowane w części 6., natomiast obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych w części 7. Część 8. to obniżenie poboru mocy podczas testowania układów cyfrowych z wykorzystaniem par wektorów testowych. Rozdziały 9–11 zawierają weryfikację sprzętową zaprezentowanych metod i algorytmów. Podsumowanie zawiera część 12.

3

Metody obniżania poboru mocy podczas testowania wewnątrzukładowego

Puczko M.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

672-674

PL

W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.

4

Zmniejszanie poboru mocy w samotestujących układach cyfrowych

Puczko M., Murashko I., Yarmolik S. V.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

3-5

PL

W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.

5

Techniki zmniejszania poboru mocy wykorzystywane podczas wbudowanego samotestowania

Puczko M., Murashko I.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

56-58

PL

W badaniach przeprowadzono próbę obniżenia rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.

EN

The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.