Wyniki wyszukiwania - BazTech

1

Multitask real-time architecture supporting predictable management and memory system

Golly Ł.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 6

346--349

EN

The paper presents an extension of interleave pipeline PRET architecture. The main emphasize is made on obtaining deterministic, time predicable data and a program memory system which cooperates with the pipeline processor. The idea is to pass control of all IO operations to a special unit called MACU (Memory Access Control Unit). Thread State Controller (TSC), Dynamic Interleave Controller (DIC) and MACU together with a pipeline processor are proposed, to deliver microarchitecture details, which deal with a number of hardware threads working in the system. The paper also discusses several arbitration policies in MACU and DIC. A few experiments are performed to show benefits of the proposed methodology.

PL

Praca porusza tematykę przewidywalności czasowej systemów elektronicznych. Problem ten był obiektem badań różnych grup badaczy. Zdaniem autora największym osiągnięciem było przedstawienie architektury potokowej z przeplotem wątków sprzętowych. Główną cechą tego podejścia było usunięcie zjawiska hazardu danych i sterowania. Autor niniejszej pracy zwraca uwagę na kwestie wypracowania schematu zarządzania wielozadaniową architekturą przewidywalną czasowo oraz przewidywalnego czasowo systemu pamięci (pkt. nr 3). Pierwsza kwestia została rozwiązana dzięki zastosowaniu kontrolera kontekstu potoku (pkt. nr 4). Identyfikatory, pamięć stanów wątków (rys. 1), specjalne kolejki do przechowywania identyfikatorów (rys. nr 2) i danych (rys. nr 4) umożliwiły efektywne zarządzanie wątkami sprzętowymi. Zmiana kontekstu potoku (punkt nr 4., rys. 3 oraz 4) następuje, gdy wątek wykonuje rozkaz operacji z pamięcią (rys. nr 5). Dzięki temu podczas wykonywania operacji wejścia/wyjścia, inny wątek będzie mógł realizować swój program. Takie podejście pozwala na ukrycie detali związanych z dostępem do pamięci głównej (implementacja w module MACU) oraz zwiększenie wydajności systemu (pkt. nr 7.). Przedyskutowano także różne schematy arbitrażu przy wprowadzaniu wątków do potoku (algorytmy zaimplementowane w DIC) oraz dostępu do pamięci (algorytmy zaimplementowane w MACU) (pkt. nr 6). Wysunięte tezy potwierdzono wynikami eksperymentalnymi (pkt. nr 6).

2

System-level implementation of a partial pattern matching algorithm

Frejlichowski D., Dziurzański P.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

128-130

EN

In this paper, we describe Partial Point Matching Algorithm (PPMA) for binary images matching and provide some information about a developed SystemC system-level hardware implementation model. We present some data obtained from a cycle accurate simulator taking into account computation and routing delays of a target FPGA chip and compare it with its software counterparts.

PL

W artykule opisano algorytm częściowego dopasowywania z użyciem punktów do porównywania obrazów binarnych i przedstawiono opracowany model na poziomie systemowym w języku SystemC. Zaprezentowano dane otrzymane z symulatora pracującego na poziomie dokładności co do cyklu zegarowego, biorącego pod uwagę opóźnienia bramek i rutingu, oraz porównano go z jego programowym odpowiednikiem.

3

System-level model of hardware assisted still image compression based on two dimensional principal component analysis

Forczmański P., Dziurzański P.

Elektronika : konstrukcje, technologie, zastosowania

|

2007

|

Vol. 48, nr 7

22-24

EN

The article presents a novel method of lossy compression of still images by means of two-dimensional principal component analysis. The algorithm is based on three main steps: transform coding of image blocks resulting feature-space dimensionality reduction, quantization of resulting coefficients and optional entropy coding. Although the compression ratio of presented approach is comparable to other, well-known algorithms, this new method gives images of very high visual quality. Some details on the hardware implementation in a reprogrammable chip are provided.

PL

Przedstawiono technikę stratnej kompresji obrazów statycznych wykorzystującą dwuwymiarową analizę komponentów głównych. Algorytm składa się z trzech etapów: kodowania transformacyjnego bloków obrazu, realizującego redukcję wymiarowości przestrzeni cech, kwantyzacji uzyskanych współczynników i opcjonalnego kodowania entropijnego. Pomimo tego, że uzyskiwany współczynnik kompresji jest porównywalny do innych znanych algorytmów, opracowana metoda daje obrazy o dużo lepszej jakości wizualnej. Pokazano również szczegóły implementacyjne do układów reprogramowalnych.