PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 20

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  system wieloprocesorowy
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Koncepcja cyfrowego symulatora układów elektrycznych pracującego w czasie rzeczywistym opartego na procesorach sygnałowych
Fajfer M.
Rynek Energii
|
2014
|
Nr 5
41--49
PL
W rozwiązywaniu współczesnych problemów szeroko rozumianej elektrotechniki stosuje się symulację komputerową. Złożone i często niealgorytmiczne (np. z zastosowaniem sztucznych sieci neuronowych) działanie regulatorów w układach elektroenergetycznych i elektromechanicznych powoduje znaczne utrudnienia lub wręcz uniemożliwia symulację. Jednym z rozwiązań jest stosowanie cyfrowych symulatorów układów elektrycznych, które mają tę zasadniczą zaletę, że mogą współpracować z innymi rzeczywistymi urządzeniami (np. regulatorami), bez konieczności określania ich charakterystyk. W artykule przedstawiono dwie koncepcje cyfrowego symulatora układów elektrycznych opartego na procesorach sygnałowych, których cechą jest praca w czasie rzeczywistym. Pierwsza koncepcja oparta jest na wieloprocesorowym systemie informatycznym, składającym się z czterech procesorów DSP. Druga, oparta na wielordzeniowym procesorze DSP. Proponowane systemy przewidziano do implementacji dyskretnych modeli matematycznych złożonych układów elektrycznych z zastosowaniem obliczeń równoległych. Przedstawiono struktury sprzętowe symulatorów oraz przykładowe implementacje modelu matematycznego prostego układu elektrycznego.
EN
Modern problems of electrical engineering can be solved using simulation based on personal computer. Complicated and usually non algorithmic regulators (for example based on artificial neural networks) in electroenergetic and electromechanical systems are very difficult for simulation or even in some cases impossible. Possible solution of this problem is using digital simulators of electrics circuits which can works with other real devices (for example regulators) without having to specify characteristics of this devices. This paper presents two conceptions of digital simulator of electrics circuits based on DSP processors. Both solutions can works in real time. First conception is based on multiprocessor system composed of four DSP processors. Second is based on multicore DSP processor. Main purposes of this systems is implementation of real time mathematics discrete models of complication electric circuits using parallel computing. Article presents also hardware structures of simulators and example implementation of mathematics model of simple electric circuit.
2
Content available Probabilistic elements in analysis of performance of multiprocessor systems
Taborek K., Hrynkiewicz E.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2014
|
Vol. 62, nr 4
765--771
EN
The paper presents important probabilistic elements that should be taken into consideration in the analysis of performance of classical multiprocessor systems. These elements represent the following quantities: modified arrival rate for processor requests and a few probabilities, which determine the frequency of certain events when a multiprocessor system is working. There are four peculiar events: service of another job, existence of the queue, a processor request while the given task is waiting into the queue and the return of another task into the queue while the given task is waiting in the queue. The first three events happen more often when a system consists of less number of processors, whereas the fourth event happens more often when more processors work in a system. Including (or not) the probabilities of these events to the analysis of performance of multiprocessor systems exerts its much influence on the precision of computations. All the mentioned quantities were described in detail. Formulas for these quantities were derived. Examples of applications of the formulas to the prediction of performance of various multiprocessor systems were presented.
3
Wieloprocesorowy system kontrolno-pomiarowy analizatora NDIR
Rudolf Z., Orzyłowski M., Jasek K.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 8
38-42
PL
Artykuł omawia system kontrolno-pomiarowy analizatora NDIR do pomiaru małych stężeń CO₂ i SO₂ w gazach spalinowych. System kontrolno-pomiarowy bazuje na trzech mikrokonwerterach ADuC 845, które są zintegrowanymi układami klasycznych mikrokontrolerów z precyzyjnymi 24-bitowymi przetwornikami analogowo-cyfrowymi. W prezentowanym systemie mikrokonwertery pracują równolegle, będąc ze sobą sprzężone w systemie master-slave za pośrednictwem interfejsu SPI. System kontrolno-pomiarowy ma 6 kanałów pomiarowych sygnałów stężenia gazów z detektorów NIDR, temperatury i ciśnienia. Ponadto według algorytmu PID reguluje temperaturę dwóch kuwet pomiarowych oraz steruje silnikiem krokowym oraz innymi elementami wykonawczymi. System wykonuje między innymi analizę FFT sygnałów z detektorów NDIR. Przetworzone wstępnie wyniki pomiarów system transmituje do komputera nadrzędnego w celu dalszej obróbki. Dla spełnienia wymagań czasowych cyklu pomiarów, sterowania i transmisji danych w systemie zastosowano szybkie algorytmy przetwarzania danych.
EN
The paper describes the control and measurement system of NDIR analyser designed for measurements of low concentrations of CO₂ and SO₂ in exhaust gases. The control and measurement system is based on three ADuC 845 microconverters which are classic microcontrollers integrated with precise 24-bit analog-to-digital converters. In the presented system the operating parallel microconverters are coupled by SPI interface. The system has six channels for measurement gas concentration, temperature and pressure. Moreover the system controls temperature of two measurement cuvettes according to PID algorithm and controls step motor and other control elements. Among other functions it carries out FFT analysis of signals from NDIR detectors. After initial processing the measurement results are transmitted to supervisor computer for further processing. For fulfillment of time requirements of measurement, control and transmission cycle the special data processing algorithms are applied.
4
Analityczna metoda opisująca działanie układów arbitrażu z rotacją priorytetów
Taborek K.
Elektronika : konstrukcje, technologie, zastosowania
|
2012
|
Vol. 53, nr 10
76-78
PL
W artykule zaprezentowano analityczną metodę opisującą działanie układów arbitrażu z rotacją priorytetów. Opisane zostało działanie dwóch typów tego rodzaju arbitrów: "z pełną rotacją priorytetów do najniższego" oraz "z pełną rotacją priorytetów do najwyższego". Przeprowadzona została analiza działania tych arbitrów, która pozwoliła zdefiniować "macierz prawdopodobieństw priorytetów". Obliczając wszystkie elementy tej macierzy, można analilycznie wyznaczać wydajność systemów, wyposażonych w opisane układy arbitrażu. Obliczenia zostały wykonane dla systemów z 2, 3, i 4 klientami (procesorami). Zostały przedstawione wyniki, otrzymane dzięki tej analitycznej metodzie. Wyniki te zostały porównane z odpowiadającymi im wynikami doświadczalnymi, otrzymanymi za pomocą pomiarów w rzeczywistym systemie wieloprocesorawym.
EN
The paper presents the analytical method, which describes activity of arbitration circuits with priority rotation. Activity of two types of the arbiters was described. These two types of the arbiters were called: "with full rotation of priorities to the lowest one" and "with full rotation of priorities to the highest one". Activity analysis of these arbiters was made. Thanks to this. the special matrix called ''priority probability matrix" was defined. When we calculate all the elements of this matrix, we will be able to predict the performance of the systems, which are equipped with one of the described arbitration circuits. The calculations were executed for the systems with 2, 3, and 4 customers (processors). The results obtained thanks to this analytical method were given. These analytical results were compared with the corresponding experimental results, which had been obtained earlier from measurements m the real multiprocessor system.
5
Content available remote Analityczna metoda wyznaczania wydajności systemów wieloprocesorowych
Taborek K.
Przegląd Elektrotechniczny
|
2011
|
R. 87, nr 10
72-75
PL
Zaprezentowano analityczną metodę wyznaczania wydajności systemów wieloprocesorowych ze wspólną pamięcią. Podany został model kolejkowy takich systemów. Na podstawie tego modelu zostały wyprowadzone wzory, dzięki którym można obliczać średnie czasy oczekiwania procesorów (klientów) na swoją obsługę (w kolejce). Podany został schemat obliczeniowy, pozwalający wyznaczać wydajność takich systemów wieloprocesorowych. Otrzymane tą metodą wyniki analityczne zostały porównane ze zmierzonymi w rzeczywistym systemie wieloprocesorowym. Przedstawiona metoda charakteryzuje się dużą dokładnością.
EN
The analytical method of performance prediction of multiprocessor systems with common memory was presented. The queueing model of such systems was given. On the base of this model formulas were derived. Thanks to them we can calculate mean waiting times of processors (customers) for their services (in the queue). The calculation diagram was presented. It allows to compute performance of such multiprocessor systems. The results obtained thanks to this analytical method were compared with the corresponding results which were measured in the real multiprocessor system. The presented method is conspicuous by its high precision.
6
Content available remote Wykorzystanie systemu wieloprocesorowego w kryptografii symetrycznej w układzie FPGA
Dąbal P., Pełka R.
Spektrum
|
2010
|
nr 5
V-XI
PL
Zaprezentowano algorytm przygotowania systemu wieloprocesorowego oparty na procesach programowych (softcore) PicoBlaze i MicroBlaze, przeznaczony do wykonywania blokowych algorytmów kryptograficznych. Szczególna uwaga została zwrócona na sposób komunikacji między procesorami. Dokonano weryfikacji, porównania złożoności logicznej oraz wymaganego czasu na stworzenie zaprezentowanych systemów. Zaproponowane rozwiązania wykorzystane zostało do realizacji obliczeń zorganizowanych w potok, które rozbite na elementarne podprogramy wykonywane były przez poszczególne procesory. Przedstawiona została zmodyfikowana architektura mikroprocesora PicoBlaze umożliwiająca ustalenie rozmiaru pamięci programu, RAM oraz stosu.
EN
Presented is a multiprocessor system preparation algorithm based on PicoBlaze and MicroBlaze soft processors, destined to making out the cryptographic block algorithms. Special attention is paid to the problem of an interprocessor communication. Made is verification and comparison of a logie complexity as well as the time needed to create the presented systems. Proposed solutions were used for realization of flow calculations which divided into elementary subprograms were carried out by individual processors. Presented is a modified architecture of a PicoBlaze microprocessor enabling size determination of a program memory, RAM and stack.
7
Content available Schedule design for multiprocessor systems
Globa L., Lysenko D.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 12
1554-1556
EN
Efficiency of multiprocessor system usage is strongly dependent on methods of schedule design - the way of task distribution on each processor to decrease overall schedule time. This article is devoted to the part of this process - schedule design on example of software development for LTE and WIMAX base stations.
PL
Wydajność użytkowania systemów mikroprocesorowych silnie zależy od metody zaprojektowania harmonogramu, tj. od sposobu rozdziału zadań na każdy procesor. Ma to wpływ na zmniejszenie całkowitego czasu wykonywania zadań. W artykule przedstawiono część tego procesu, tj. projektowanie harmonogramu na przykładzie opracowania oprogramowania dla stacji bazowych LTE oraz WIMAX. Wskazano cztery algorytmy możliwe do zastosowania przy wykorzystaniu algorytmów genetycznych. Podano wyniki badań symulacyjnych tych algorytmów, z których wynika, że uzyskuje się dobrą zbieżność przy ograniczonej liczbie generacji. Głównym zadaniem analizowanym w pracy jest skrócenie czasu opracowania oprogramowania za pomocą automatycznego opracowania harmonogramu, znajdowania błędów, uproszczenia debugowania, i wizualizacji za pomocą diagramu. Do rozwoju oprogramowania telekomunikacyjnego proponuje się oryginalną metodę możliwą do zastosowania w formie systemu wbudowanego (SOC). Platformą hardware'ową jest element SOC i kilka różnych jednostek przetwarzających. Algorytm cyfrowego przetwarzania sygnałów jest zdefiniowany przez listę zadań wraz z informacjami o zależnościach. Typ jednostki przetwarzającej i czas przetwarzania są zdefiniowane z góry dla każdego zadania.
8
System wieloprocesorowy do badania układów arbitrażu : rozwiązanie sprzętowe
Taborek K., Hrynkiewicz E.
Elektronika : konstrukcje, technologie, zastosowania
|
2010
|
Vol. 51, nr 9
48-51
PL
W artykule zaprezentowane zostało rozwiązanie sprzętowe systemu wieloprocesorowego, który może być wykorzystywany do badania różnych układów arbitrażu, z różnymi protokołami obsługi zgłoszeń procesorów. Układy arbitrażu są tutaj implementowane w strukturze FPGA. Na wstępie, opisana została ogólna koncepcja działania systemu, z podziałem na bloki funkcjonalne. W dalszej części przedstawiono szczegółowe rozwiązania sprzętowe poszczególnych pakietów systemu wieloprocesorowego. Badania układów arbitrażu mogą być prowadzone w różnych warunkach - dla zmiennej liczby procesorów w systemie i dla różnego rodzaju obciążeń procesorów.
EN
Hardware implementation of a multiprocessor system for examination of various arbitration circuits was presented in this paper. The arbitration circuits are implemented in FPGA structure. First, generał idea of multiprocessor system activity was described. Functional blocks of the system were presented. Next, detailed hardware solutions of all parts of the multiprocessor system are shown. The examination of arbitration circuits may be provided in different cases - for different number of processors in the system and for various types of processor loads.
9
Nierównomierne obciążenie procesorów w systemie wieloprocesorowym
Taborek K., Pogoda Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 10
60-63
PL
W artykule przedstawiono przykład nierównomiernego obciążenia procesorów w systemie wieloprocesorowym ze wspólną pamięcią. Nieregularne obciążenie procesorów jest rozumiane w sensie różnej liczby zgłoszeń tych procesorów do pamięci globalnej oraz różnych intensywności tych zgłoszeń. Został zaproponowany bardzo użyteczny przypadek obciążenia nierównomiernego, którego zastosowanie w systemie wieloprocesorowym znacznie upraszcza analizę wydajności takiego systemu. Przedstawiono programową metodę generacji zgłoszeń procesorów w rzeczywistym systemie wieloprocesorowym. Zostały przedstawione schematy blokowe dwóch typów programów: dla procesora master i dla procesora s!ave.
EN
An example of irregular load of processors in multiprocessor system with common memory was presented in this paper. The irregular load of processors is meant as different numbers of requests of these processors to the global memory. Additionally, intensities of these requests must be different, too. A very useful event of the irregular load of processors was proposed. Application of this kind of load in multiprocessor system causes that performance analyse of this system is easier. Programmed method of generation of requests of processors in the real multiprocessor system was presented. Block diagrams of two types of programs: for master processor and for slave processor - were shown in figures.
10
Harmonogramowanie statyczne zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym
Banul A., Wala K.
Zeszyty Naukowe. Automatyka / Politechnika Śląska
|
2008
|
z. 150
13-18
PL
Przedstawiono model formalny statycznego problemu harmonogramowania zależnych zadań obliczeniowych w homogenicznym systemie wieloprocesorowym. Opisano sześć algorytmów konstrukcyjnych harmonogramowania, a następnie, biorąc pod uwagę szereg ważnych kryteriów oceny jakości, zaprezentowano wyniki badań komputerowych ich efektywności.
EN
A formal model of static scheduling problem of dependent computational tasks in homogeneous multiprocessor system is presented. We give a description of six constructive scheduling algorithms and than, taking into account a number of important efficiency criteria, we picture the results of computational investigations of their performance.
11
Content available System dwuprocesorowy do sterowania licznikiem czasu w układzie SoC
Gołaszewski M., Sondej T.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
469-471
PL
W artykule przedstawiono problematykę projektowania systemów wieloprocesorowych jako zintegrowanych systemów cyfrowych (SoC - ang. System-on-Chip). Opisano zaprojektowany system, składający się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. Wymiana danych pomiędzy procesorami realizowana jest za pomocą pamięci współdzielonej.
EN
This paper presents issues of designing and implementing FPGA-based multiprocessor systems. Practical example consists of two softcore processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80 ps resolution. The first processor runs as server, providing communication and supervision of the system via Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.
12
Równomierne obciążenie procesorów w systemie wieloprocesorowym
Taborek K., Pogoda Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
190-192
PL
Przedstawiono równomierne obciążenie procesorów w systemie wieloprocesorowym ze wspólną pamięcią. Przez równomierne obciążenie procesorów należy rozumieć te same liczby zgłoszeń tych procesorów do pamięci globalnej. Dodatkowo, intensywności zgłoszeń muszą być takie same dla wszystkich procesorów w systemie. Zaproponowano programową metodę generacji zgłoszeń procesorów w rzeczywistym systemie wieloprocesorowym. Pokazane zostały schematy blokowe dwóch typów programów: dla procesora master i dla procesora slave. Programy te zostały odpowiednio opisane.
EN
Regular load of processors in multiprocessor system with common memory was presented in this paper. This regular load of processors is meant as the same numbers of requests of these processors to the global memory. Additionally, intensities of requests must be the same for all processors in the system. Programmed method of generation of processor requests inocessor and for slave processor - were shown in figures. These programs were properly described.
13
Content available Algorytmy i metody dwuprocesorowego sterowania precyzyjnym licznikiem czasu
Sondej T., Gołaszewski M.
Biuletyn Wojskowej Akademii Technicznej
|
2008
|
Vol. 57, nr 4
309-326
PL
W artykule przedstawiono projekt oprogramowania systemu wieloprocesorowego, składającego się z dwóch procesorów programowych Nios II firmy Altera i precyzyjnego licznika czasu o rozdzielczości około 80 ps. Pierwszy procesor odpowiedzialny jest za komunikację systemu przez interfejs Ethernet z aplikacją uruchamianą na komputerze PC. Drugi procesor steruje licznikiem czasu oraz zajmuje się obliczeniami statystycznymi w czasie wykonywania próby pomiarowej. W artykule przedstawiono również opis projektu sprzętowego oraz problem komunikacji pomiędzy procesorami w systemie wieloprocesorowym.
EN
This paper presents issues of designing and implementing soft ware for multiprocessor systems. Practical example consists of two soft core processors Nios II from Altera. Developed system is designed for control and data processing of precision timer counter with 80-ps resolution. The first processor runs as a server, providing communication and supervision of the system via the Internet. The second processor controls timer counter and performs statistical computation. Shared memory from FPGA resources is used to interchange data between processors.
14
Układ arbitrażu z pełną rotacją priorytetów do najniższego dla systemu wieloprocesorowego
Taborek K., Hrynkiewicz E., Pogoda Z.
Elektronika : konstrukcje, technologie, zastosowania
|
2007
|
Vol. 48, nr 11
93-96
PL
Opisany układ arbitrażu został zaprojektowany dla klasycznego systemu wieloprocesorowego ze wspólną pamięcią i dzieloną w czasie magistralą. W arbitrażu tym został zaimplementowany algorytm arbitrażu nazwany "pełna rotacja priorytetów do najniższego". Układ arbitrażu zaprojektowano w formie modułowej i może on być rozbudowywany. Dzięki odpowiednim rozwiązaniom sprzętowym ma on prostą strukturę logiczną i może być łatwo implementowany w strukturach programowalnych FPGA. Został również zaprezentowany model kolejkowy systemu wieloprocesorowego z przedmiotowym arbitrem. Na podstawie tego modelu możliwe było wyliczenie wydajności systemu wieloprocesorowego.
EN
The paper presents an arbitration circuit that was designed for the classical multiprocessor system with a common memory and a timesharing bus. In this arbiter was implemented the arbitration algorithm which was called "full rotation of priorities to the lowest one". The arbitration circuit was designed as modular and expandable. Thanks to proper hardware solutions this circuit has generally a simply logic structure. This logic structure was implemented in FPGA. Operation of the arbiter in the multiprocessor system was described. Block diagrams of all parts of the arbitration circuit were shown. A queueing model of the multi-processor system with the arbiter was presented. Thanks to this model, it was possible to predict performance of this system.
15
Content available remote Szczelinowy protokół transmisyjny sieci Rotująca Omega
Kościelnik D.
Elektrotechnika i Elektronika
|
2002
|
T. 21, z. 2
161--171
PL
Podstawowa wersja sieci komunikacji międzyprocesowej Rotująca Omega posiada wiele zalet wynikających z zastosowania cyfrowych matryc komutacyjnych w charakterze elementów transmisyjnych. Rozwiązanie takie pozwala na znaczne zautomatywzowanie procesu przenoszenia komunikatów między kolejnymi węzłami systemu, a tym samym odciążenie poszczególnych jednostek sterujących od wykonywania czasochłonnych procedur komunikacyjnych. Protokół transmisyjny tej sieci nie pozwala jednak wykorzystać całkowitej przepustowości systemu. Ograniczenie to wynika z pojawienia się w pierścieniu stanów nieustalonych, których maskowanie wymaga okresowego wprowadzenia siedzi w stan nieaktywny. W artykule przedstawiono nową wersję protokołu transmisyjnego opracowanego dla sieci Rotująca Omega. Jego podstawową zaletą jest możliwość ciągłego pozostawienia systemu w stanie aktywnym. Aby uzyskać taki efekt, zdecydowano się podzielić dostępną przepustowość pierścienia na niezależne szczeliny czasowe. Opracowanie zawiera: opis zasad pracy protokołu szczelinowego, wyniki badań symulacyjnych oraz porównanie wartości najwżniejszych wskaźników efektywności działania systemu z tymi, które uzyskano dla podstawowej wersji sieci Rotująca Omega.
EN
The basic version ofthe Rotating Omega inter-procesor communication network exhibits many advantages resulting from the use of digital switching matrices as the transmission elements. This approach allows to automate in a significant degree a process of data transmission between consecutive nodes of the system, this relieving the load of constituent control units of the realisation of time consuming communication procedures. However, the transmission protocol of this network does not allow to exploit fully the total system capacity. The presence of the transient states in the ring gives rise to this limitation. In order to mask this transient states, periodic deactivation of network is required. This paper present a new version of the transmission protocol, worked outfor the Rotating Omega network. Its proncipal decided to divide the capacity of the ringinto independent time slots. This study provides a description of the backrounds of the slotted access protocol, results of simulations and the comparison between the main indices of the operation efficiency of the new protocol and that obtained for the basic version of the Rotating Omega network.
16
Content available remote Sieć Rotująca Omega z mechanizmem CSMA
Kościelnik D.
Elektrotechnika i Elektronika
|
2002
|
T. 21, z. 2
172--182
PL
Możliwość wykorzystywania sieci komunikacji międzyprocesorowej przez aplikacje czasu rzeczywistego znacznie poszerza obszar zastosowań takich systemów transmisyjnych. Programy kontrolno-sterujące pracujące w czasie rzeczywistym wymagają, aby generowane i odbierane przez nie komunikaty byty przenoszone przez sieć z opóźnieniem znacznie mniejszym od zakładanego czasu reakcji jednostki sterującej na zaistniałe sytuacje. Podstawowa konfiguracja sieci Rotująca Omega oraz jej udoskonalona wersja, wyposażona w protokół szczelinowy, nie zawierają mechanizmów pozwalających zagwarantować wybranej grupie wiadomości odpowiednio wysoką jakość obsługi. Dlatego podjęto próbę opracowania nowego protokołu transmisyjnego, wykorzystującego tę samą strukturę pierścienia transmisyjnego i jednocześnie spełniającego wymagania stawiane przez aplikacje czasu rzeczywistego. Artykuł zawiera opis nowej wersji protokołu transmisyjnego wyposażonego w mechanizm CSMA. Charakterystyczną cechą proponowanego rozwiązania jest wprowadzenie zróżnicowania klas obsługiwanych wiadomości, zapewniającego wybranym klasom uzyskiwanie pierwszeństwa w dostępie do wspólnego kanału podkładowego. W artykule zamieszczono także najważniejsze z wyników przeprowadzonych badań symulacyjnych, dokonując jednocześnie porównania ich z rezultatami otrzymanymi dla wcześniejszych rozwiązań.
EN
Possibility of using of the inter-processor communication network by the real-time applications extends considerably the applications area of such transmission systems. Control programs working in real-time require that the generated and received messages are transferred by the network with a delay considerably smaller than the expect reaction time of the control unit at the incoming events. Basis configuration of the Rotating Omega network as well as its improved version fit with the slotted protocol do not include the mechanisms that could guarantee the suitably high quality service to the chosen group of messages. That is the reason why the attempt was made to develop a new transmission protocol, making use of the same transmission ring structure and simultaneously meeting the requirements of the real-time applications. The paper contains a description of the new version of the transmission protocol, equipped with CSMA. Characteristic feature of the proposed solution is the introduction of diversity of the supported messages, ensuring for the chosen ones the priority in access of the common transmission channel. The paper presents the most important results of the simulations, compared with the previously obtained results for the earlier solutions.
17
Content available remote Rotująca Omega - system komunikacji międzyprocesorowej
Kościelnik D.
Elektrotechnika i Elektronika
|
2002
|
T. 21, z. 2
150--160
PL
Coraz częstsze stosowanie w wielu dziedzinach techniki systemów kontrolno-sterujących o inteligencji rozproszonej powoduje, że wzrasta zainteresowanie dedykowanymi sieciami komunikacji międzyprocesorowej. Ich przepustowość, niezawodność i koszt implementacji mogą mieć znaczący wpływ na parametry konstruowanego systemu. W artykule przedstawiono propozycję pierścieniowej sieci komunikacji międzyprocesorowej Rotująca Omega. Oryginalnym rozwiązaniem prezentowanego systemu jest wykorzystanie scalonych, cyfrowych matryc komutacyjnych w charakterze układów transmisyjnych. W opracowaniu zawarto opis fizycznej struktury sieci oraz podstawowych założeń zdefiniowanego protokołu transmisyjnego. W ostatniej części artykułu przedstawiono wybrane wyniki badań symulacyjnych przeprowadzonych na modelu systemu transmisyjnego.
EN
The interest for embedded inter-processor communication is continuously growing due to still more often use in many domains of the control systems with spread intelligence. Data throughput, system reliability and implementation cost significantly impact parameters of the designed system. The paper presents an original idea of the ring inter-processor communication network named Rotating Omega. The approach is based on the use of integrated, digital switching matrix as transmission circuits. The description of the physical structure of the network and backgrounds for the defined transmission protocol are discussed. The last paragraph of the paper presents some results of simulation analyses carried out for the developed model of the transmission system.
18
Szeregowanie zadań jednorodnych w hiperkostkach dla modelu komunikacji jednoportowej
Głazek W.
Zeszyty Naukowe. Automatyka / Politechnika Śląska
|
1998
|
z. 123
145-153
PL
W pracy rozważany jest problem szeregowania zadań jednorodnych w systemach wieloprocesorowych z siecią połączeniową o strukturze hiperkostki. Celem jest określenie podziału zadania na mniejsze części oraz przesłanie ich do poszczególnych procesorów w sposób, który minimalizuje łączny czas komunikacji i przetwarzania zadania w systemie.
EN
We study the problem of scheduling divisible loads in multiprocessor systems with hypercube interconnection topology. The goal is to partition a load into fractions and communicate them to processors in such way so that the entire load is processed in the shortest possible time.
19
Oprogramowanie systemowe wieloprocesorowego sterownika szybkiego robota.
Sacha K.
Prace Naukowe Instytutu Cybernetyki Technicznej Politechniki Wrocławskiej. Konferencje
|
1998
|
Vol. 99, nr 45
279-286
PL
Artykuł opisuje organizację oprogramowania systemowego zaprojektowanego dla eksperymentalnego sterownika szybkiego robota. Sterownik jest systemem wieloprocesorowym, zbudowanym z procesorów Intel 486 i Motorola 6800 wokół magistrali VME. Każdy procesor jest wyposażony w lokalne zasoby, wraz z którymi tworzy komputer pracujący pod nadzorem lokalnego systemu operacyjnego: QNX lub OS/9. Standardowe funkcje obydwu systemów operacyjnych nie zawierają żadnych mechanizmów wspierających pracę w konfiguracji wieloprocesorowej. Implementacja tych mechanizmów, umożliwiających współpracę zadań wykonywanych przez różne procesory, należy do oprogramowania systemowego zrealizowanego w ramach opisywanego w tym artykule projektu. Zakres pracy obejmuje opis wymagań, przedstawienie funkcji realizowanych przez to oprogramowanie, opis implementacji oraz wnioski i doświadczenia wynikające z realizacji projektu.
EN
The paper describes the architecture of the system software developed for an experimental controller of a fast robot. The controller is a multiple processor system composed of Intel 486 and Motorola 6800 processors, which has been build around VME bus. Each processor has its local resources and works under local operating system QNX or OS/9. Neither of those operating systems supports system-wide communication between tasks executed by different processors. The implementation of tools for intertask communication which has been based on hardware implemented common memory areas and interprocessor interrupt requests is presented in this paper. The scope of the paper comprises a short description of requirements, an overview of tools which have been implemented and made available for user programs, a discussion of basic implementational issues and conclusions.
20
Architektura sterownika szybkiego robota.
Kręglewska U.
Prace Naukowe Instytutu Cybernetyki Technicznej Politechniki Wrocławskiej. Konferencje
|
1998
|
Vol. 99, nr 45
257-266
PL
Artykuł opisuje sprzętową architekturę sterowania szybkiego robota, w którym użyto silniki bezpośredniego napędu, typu Direct Drive. Układ sterowania, zaprojektowany dla celów badawczych i edukacyjnych, charakteryzuje się otwartą strukturą i elastyczną budową, łatwo poddającą się modyfikacjom. W treści pracy opisane są techniczne aspekty użycia silników DD. Dyskutowany jest wpływ wymagań narzuconych na szybkość działania na wieloprocesorową architekturę sterownika. Siłą prezentowanej architektury jest połączenie komputera nadrzędnego z zainstalowanym wielozadaniowym systemem operacyjnym czasu rzeczywistego z wieloprocesorowym systemem przeznaczonym do serworegulacji. Podsumowaniem artykułu jest dyskusja stopnia spełnienia wymagań szybkościowych przez zaprojektowaną architekturę sterownika.
EN
The paper describes the hardware. Architecture of a multicomputer control system for a fast robot with the direct drive motors used. The control system was designed for research and education purposes. It had to be an open structure, modifiable and flexible. Technical problems related to the use of direct drive motors are described. The impact of the requirement for fast operation on the system architecture is discussed. The presented architecture derives its power from coupling a host running a multitask real time operating system with multiprocessor system devoted to real time servocontrol. The problem is discussed if there is sufficient computing capacity to attack several control problems with respect to fast robot.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.