Wyniki wyszukiwania - BazTech

1

Krótki przegląd technologii testowania układów scalonych na płytkach krzemowych

Dąbrowiecki Krzysztof

Elektronika : konstrukcje, technologie, zastosowania

|

2021

|

Vol. 62, nr 1

15--18

PL

W artykule przedstawiono testy weryfikujące w fazie budowy i montażu modułów elektronicznych. Omówiono urządzenia i główne technologie przeznaczone do testowania płytek krzemowych z układami scalonymi. Na przykładzie rezystancji styku zilustrowano złożoność powiązań parametrów mających wpływ na dobry kontakt pomiędzy końcówkami mikrokontaktorów i punktami testowymi układów scalonych

EN

The article presents the verification tests during the construction and assembly phase of electronic components. The devices and main technologies for testing of silicon wafers are discussed. The example of the contact resistance illustrates the complexity of the parameters relationship influencing a good contact between the probe tips and the test points of the integrated circuits

2

Reduction of defects in the lapping process of the silicon wafer manufacturing: the Six Sigma application

Sharma Mithun, Sahni Sanjeev P., Sharma Shilpi

Engineering Management in Production and Services

|

2019

|

Vol. 11, no. 2

87--105

EN

Aiming to reduce flatness (Total Thickness Variation, TTV) defects in the lapping process of the silicon wafer manufacturing, it is crucial to understand and eliminate the root cause(s). Financial losses resulting from TTV defects make the lapping process unsustainable. DMAIC (Define, Measure, Analyse, Improve and Control), which is a Six Sigma methodology, was implemented to improve the quality of the silicon wafer manufacturing process. The study design and the choice of procedures were contingent on customer requirements and customised to ensure maximum satisfaction; which is the underlying principle of the rigorous, statistical technique of Six Sigma. Previously unknown causes of high TTV reject rates were identified, and a massive reduction in the TTV reject rate was achieved (from 4.43% to 0.02%). Also, the lapping process capability (Ppk) increased to 3.87 (beyond the required standard of 1.67), suggesting sustainable long-term stability. Control procedures were also effectively implemented using the techniques of poka yoke and control charts. This paper explores the utility of Six Sigma, a quality management technique, to improve the quality of a process used in the semiconductor industry. The application of the Six Sigma methodology in the current project provides an example of the root cause investigation methodology that can be adopted for similar processes or industries. Some of the statistical tools and techniques were used for the first time in this project, thereby providing new analysis and quality improvement platform for the future. The article offers a deeper understanding of the factors that impact on the silicon wafer flatness in the lapping process. It also highlights the benefits of using a structured problem-solving methodology like Six Sigma.

3

Re-crystallization of Silicon during Rapid Thermal Treatment

Gorushko V., Omelchenko A., Pilipenko V., Solodukha V., Opielak M., Żukowski P., Kołtunowicz T.

Przegląd Elektrotechniczny

|

2018

|

R. 94, nr 5

196--198

EN

It is by means of the Auger-spectroscopy, spectral ellipsometry, X-ray diffraction that for the first time an opportunity was shown of applying the rapid thermal treatment for removal of the disrupted layer on the working surface of the silicon wafers after the chemical-mechanical polishing owing to its solid-phase re-crystallization.

PL

Dzięki użyciu spektroskopii Augera, elipsometrii spektralnej oraz dyfrakcji rentgenowskiej po raz pierwszy przedstawiona została możliwość zastosowania szybkiego termicznego usuwania uszkodzonej warstwy na powierzchni roboczej wafli silikonowych, powstałych po chemiczno-mechanicznym polerowaniu, za pośrednictwem jego rekrystalizacji w fazie stałej.

4

Correction of the electric resistivity distribution of Si wafers using selective neutron transmutation doping (SNTD) in MARIA nuclear research reactor

Tarchalski M., Kordyasz A. J., Pytel K., Dorosz D.

Nukleonika

|

2012

|

Vol. 57, No. 3

363-367

EN

The result of the electric resistivity distribution modification in silicon wafers, by means of selective neutron transmutation doping (SNTD) method in the MARIA nuclear research reactor at Świerk/Otwock (Poland) is presented. Silicon wafer doping system has been fully designed for the MARIA reactor, where irradiation took place. The silicon wafer resistivity distribution after SNTD has been measured by the capacity voltage (C-V) method. In this article we show first results of this correction technique. The result of the present investigation is that the planar resolution of the correction process is about 4 mm. It is the full width at half maximum (FWHM) of the resistivity distribution produced by thermal neutrons irradiation of Si wafer through a 3 mm hole in the Cd-mask.

5

Elementy MEMS - problemy technologii krzemowej na przykładzie procesu projektowania i realizacji mikrourządzenia skanującego

Zarzycki A., Gambin W.

Przegląd Mechaniczny

|

2010

|

nr 9

24-29

6

Electrochemical dissolution of (100) and (111) oriented n-type silicon in HF-containing electrolytes.

Jakubowicz J.

Archives of Materials Science

|

2006

|

Vol. 27, nr 1

37-47

EN

Silicon wafers of n-type with different orientation and doping level were electrochemically etched in electrolytes containing HF acid with different concentration. A photocurrent was excited by illumination, which results in electronic holes formation, necessary in silicon dissolution. Independently from the Si orientation and doping level, increased HF concentration results in the increased current density under potentiodynamic dissolution conditions. At the initial increase of the current density a porous silicon formation takes place. The strongest increase of the current, up to a value of 15-20 mAcm to the -2 was observed with an increase of HF concentration up to 20% and 10% for the (111) and (100) orientation, respectively. This phenomenon was observed independently of the doping concentration. When the potential still increases, then current passes through maximum and the surface becomes flat owing to the changed electropolishing mechanism. In the case of (100) silicon wafer, immersed in 5% HF electrolyte, significant oscillations observed indicate point to oxide formation and its subsequent dissolution. On the other hand, very small oscillations take place in the case of (111) wafer orientation. Morphology of the wafers undergoes transformation from flat, through rough to electropolished.

7

Badania nad mechanicznym i chemicznym pocienianiem termicznie połączonych płytek krzemowych

Piątkowski B., Zabierowski P., Miros A.

Materiały Elektroniczne

|

2002

|

T. 30, nr 3

51-59

PL

Przeprowadzono badania nad mechanicznym i chemicznym pocienianiem termicznie łączonych płytek krzemowych metodą pocieniania w procesie szlifowania mechanicznego oraz trawienia alkalicznego i kwaśnego.

EN

The invesitgation of the mechanical and cheimcal thinning of the top wafers to the desired thickness was done. The method of thinning in lapping process and in alkali and acid etchant was investigated.

8

Naprężenia własne w monokrystalicznych płytkach krzemowych i ich wpływ na generację defektów krystalograficznych.

Piotrowski T.

Inżynieria Materiałowa

|

1999

|

R. XX, nr 5

534-537

PL

Badano rozkłady naprężeń własnych i rozkłady gęstości defektów krystalograficznych w monokrystalicznych płytkach krzemowych typu n (100). Badania prowadzono na wejściowych płytkach o różnej koncentracji międzywęzłowego tlenu po procesach termicznych symulujących proces utleniania w technologii CMOS, zbliżonych do procesów zalecanych standardem ASTM - F416/84. Defekty krystalograficzne ujawniono mieszaninami selektywnie trawiącymi Yang lub Wright. Rozkład naprężeń własnych był wyliczany z zależności teoretycznych dla przyjętego rozkładu temperatury wzdłuż promienia płytki. Przedstawiono wyniki obliczeń. Przyjmowano profil temperatury dający rozkład naprężeń obserwowany eksperymentalnie. Do badań rozkładu naprężeń stosowano metodę elastomeryczną w podczerwieni, spektroskopię ramanowską oraz pomiary płaskości - parametr NTV (nieliniowa zmiana grubości) Wykazano, że naprężenia własne wpływają na rozkład defektów krystalograficznych generowanych podczas procesów technologii CMOS. Defekty krystalograficzne nie są obserwowane eksperymentalnie na wszystkich specyficznych dla technologii CMOS obszarach lecz są obserwowane w obszarach gdzie wartość ogólna naprężeń jest największa. Obszar ten jest określony największymi naprężeniami własnymi. Najmniejsze gęstości defektów krystalograficznych są obserwowane na pierścieniu usytuowanym w okolicy połowy (0.65) promienia płytki, gdzie naprężenia styczne są małe i energia deformacji najmniejsza.

EN

Intrinsic stresses and crystallographic defects density profiles in <100> Czochralski silicon wafers were investigated. The investigations were performed on the input wafers with different interstitial oxygen concentrations subjected to thermal processes similar to ASTM - F416/84 requirements and on the same wafers after typical CMOS processes. Defects generation was analysed on diffused and oxidized wafer regions. Crystallographic defects were revealed by selective chemical etching in Yang or Wright solutions. Stress distributions resulting from intrinsic stress for various assumed temperature distributions were calculated from theory. The temperature distributions were assumed in theory to obtain stress distributions experimentally observed. Photoelastic and Raman spectroscopy methods were applied for investigation of intrinsic stress distributions in specially prepared two-side polished wafers, while for typical production wafers stress distributions were obtained from flatness parameters measurements NTV (nonlinear thickness variation) resulting mainly for proper polishing process from hardness changes. It was demonstrated that intrinsic stresses influence the crystallographic defects distribution during CMOS technology. Crystallographic defects are not observed experimentally on all specific for CMOS processes regions, where the stress value is the same, (for instance diffusion or field oxide areas), but they are observed in the regions where the total stress value is the largest. The distributions of these regions is defined by intrinsic stresses. The smallest defect density value is observed on the ring area situated in the distance of 0.65 radius from wafer centre where tangential stress are reduced to zero and the total elastic energy stresses is very small.