Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: reprezentacja CSD

Sortuj według:

Ogranicz wyniki do:

Techniki zmniejszania złożoności implementacyjnej w układzie mnożącym przez macierz stałych

Ulacha G.

Elektronika : konstrukcje, technologie, zastosowania

2008

Vol. 49, nr 7-8

72-74

W artykule przedstawiono ideę zmniejszania liczby operacji arytmetycznych w układzie mnożącym przez macierz stałych na przykładzie transformacji przestrzeni barw, będącej istotnym elementem kodowania obrazów i sekwencji wideo. Dla przedstawionego przykładu mnożenia wektora składowych RGB przez macierz stałych wykazano zasadność stosowania proponowanej metody wykorzystującej technikę bitowo-szeregową.

In this paper, it is described an idea for decreasing the number of arithmetic operations in a hardware element multiplying by a constant matrix based on an example of the transformation between color spaces, which is an important stage for images and video sequences encoding. For the provided example of multiplying RGB coefficient vector by a rnatrix of constant elements, the applicability of the proposed technique, utilizing bit-serial computation, is presented.

Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych

Ulacha G., Mąka T.

Pomiary Automatyka Kontrola

2007

R. 53, nr 7

133-135

W artykule przedstawiono ideę minimalizacji liczby opóźnień i sumatorów dwuwejściowych bazującą na bitowo-szeregowej linii opóźniającej i wykorzystującą zasadę współdzielenia sumatorów. Dla przedstawionego przykładu zaprojektowania filtru FIR db8 wykazano zasadność proponowanej metody.

Curtailment of number of delays and two-input adders idea based on bit-serial delay line and sharing adders is presented. Using FIR db8 filter as example, legitimacy of the proposed method has been proved.