Wyniki wyszukiwania - BazTech

1

Reconfigurable General-purpose Processor Idea Overview

Zarzycki I

International Journal of Microelectronics and Computer Science

|

2013

|

Vol. 4, nr 1

37--42

EN

This paper presents the idea of the reconfigurable general-purpose processor implemented as dynamically reconfigurable FPGA (called “reconfigurable processor” in the rest of this document). Proposed solution is compared with currently available general-purpose processors performing instructions sequentially (called “sequential processors” in the rest of this paper). This document presents the idea of such reconfigurable processor and its operation without going into implementation details and technological limitations. The main novelty of reconfigurable processor lays in lack of typical for other processors sequential execution of instructions. All operations (if only possible) are executed in parallel, in hardware also at subistruction level. Solution proposed in this paper should give speed up and lower power consumption in comparison with other processors currently available. Additionally proposed architecture does not requires neither any modifications in source codes of already existing, portable programs nor any changes in development process. All of the changes can be performed by compiler at the stage of compilation.

2

Dynamicznie rekonfigurowalna matryca analogowa jako układ stabilizacji amplitudy w przetworniku pojemność/częstotliwość

Malcher A.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 10

109-112

PL

Artykuł prezentuje układ przeznaczony do przetwarzania sygnałów z pojemnościowych czujników wielkości fizycznych. Układ oparty jest na generatorze sinusoidalnym RC przestrajanym pojedynczą pojemnością. Regulator amplitudy generatora zrealizowano używając programowalnej matrycy analogowej, co pozwoliło na dynamiczną zmianę amplitudy oraz parametrów regulatora podczas pracy układu bez naruszania ciągłości pracy przetwornika. Obliczenia pozwalające uzyskać pojemność czujnika na podstawie zmierzonego okresu, a także przygotowanie danych rekonfiguracyjnych dla matrycy wykonywane są w mikrokontrolerze.

EN

This paper presents a circuit designed for the conversion of signals obtained from capacitive sensors of physical quantities. The circuit is based on an RC sinewave oscillator tuned by single capacitance. The amplitude regulator is built using a Field Programmable Analog Array (FPAA), which allows for a dynamic change of oscillation amplitude and parameters of the regulator during runtime without affecting the funetionality of the converter. The calculations that allow to obtain the capacity value according to the measured period and also the reconfiguration data preparation are preformed in a microcontroller.

3

Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych

Mocha J.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 9

55-58

PL

W artykule przedstawiono zestawienie najistotniejszych różnic i podobieństw w mechanizmach oraz dostępnych metodach dynamicznej częściowej rekonfiguracji (ang. partial dynamie reconfiguration) programowalnych matryc analogowych FPAA oraz cyfrowych układów programowalnych FPGA. Dynamiczna częściowa rekonfiguracja układów programowalnych oferuje projektantowi niespotykane dotychczas możliwości efektywnego wykorzystania zasobów układu programowalnego oraz możliwości konstrukcyjne, np. budowę układów adaptacyjnych.

EN

The paper presents a summary of the most important differences and similarities between mechanisms, and available methods of partial dynamic reconfiguration in Field Programmable Gate Arrays (FPGA-s), and Field Programmable Analog Arrays (FPAA-s). Dynamic partial recinfiguration offers the designer new possibilities of efficient utilisation of resources in a programmable device, and enables implementation of new methods and approaches, not available so far, e. g. adaptive algorithms.

4

Dynamicznie rekonfigurowalny sterownik logiczny - łatwo programowalna architektura

Milik A.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

587-590

PL

Artykuł przedstawia architekturę sterownika bitowego implementowanego w strukturze FPGA umożliwiającego wyeliminowanie złożonego procesu implementacji poprzez wykorzystanie odpowiedniej struktury sprzętowej i narzędzi programowania.

EN

The paper presents an idea of a Programmable Logic Controller for binary control implemented in an FPGA device with use of custom designed architecture and implementation tools. The solution does not require vendor synthesis and implementation tools except for final bitstream generation. It is an extension of the previously proposed architecture (Figs. 1 and 2). The architecture is based on a hardwired set of connections that is formed inside the FPGA device žLC units. The žLC can be programmed by means of LUT table modification. The architecture is mainly limited by the hardwired connection that bases on an invariant set of multiplexed signals delivered to the žLC. A new architecture is proposed, extending programmability of the architecture to programmable connections which are available in FPGAs (Figs. 3 and 4). The žLC architecture has also been modified and exactly fitted into the regular structure of an FPGA (Fig. 5). The new logic resources supplementing architecture modifications of the controller has been defined. They are input (Fig. 6) and output (Fig. 7) cells. The possible computation capabilities of FPGA devices are gathered in Tab. 1. The research task is in progress. A new solution with extended use of programmable connections, better exploitation of logic resources and easiness of logic synthesis and programming is searched for.

5

Samorekonfigurowalny system cyfrowy

Milik A., Mocha J.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

483-485

PL

W artykule przedstawiono propozycję sprzętowej platformy samorekonfigurowalnej, implementowanej w układzie FPGA. Aby ułatwić zarządzanie konfiguracjami, został zaprojektowany niewielki rdzeń układu, pozwalający na szybką podmianę fragmentu konfiguracji układu. W celu ułatwienia procesu projektowania układów samorekonfigurowalnych, zaproponowano narzędzie przeznaczone do tworzenia projektu oraz generacji szkieletu modułów, jak i skryptów do przetwarzania wsadowego projektu.

EN

The paper propose the selfreconfigurable hardware platform implemented in an FPGA (Spar-tan II/ Spartan 3). The key factor of the design is hardware configuration manager. This is carefully designed small hardware core that manages system configuration. Based on request and configuration registration table it finds partial configuration bit stream start address in external memory and transfers it through SelectMAP interface. In the same it asserts internal BUSY signal until reconfiguration is completed and newly created circuit is properly initialized. There is also presented wizard for partial reconfiguration design flow. It allow to create design skeleton from signal definitions and their assignments between static and dynamic part of the design. Wizard automatically inserts configuration manager core. All those improvements allow to concentrate on implementing functionality instead of taking care of design processing details.

6

Kosynteza systemów dynamicznie rekonfigurowalnych reprezentowanych przez warunkowe grafy zadań

Czarnecki R., Deniziak S.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

460-463

PL

W pracy zaprezentowany jest rafinacyjny algorytm kosyntezy wieloprocesorowych, dynamicznie rekonfigurowalnych systemów wbudowanych. Jest to pierwszy algorytm wykorzystujący informacje o zadaniach wzajemnie się wykluczających (ZWW) do optymalizacji systemów dynamicznie rekonfigurowalnych. Specyfikacja takich zadań jest możliwa przy pomocy warunkowych grafów zadań. Wykorzystując dynamiczną rekonfigurację systemu możliwe jest przyporządkowanie zadań ZWW do tych samych zasobów sprzętowych. W ten sposób można zmniejszyć powierzchnię, a w wolnej przestrzeni alokować inne zadania sprzętowe, co również może prowadzić do zwiększenia szybkości systemu.

EN

In this work a co-synthesis method, which allows for optimization of dynamically reconfigurable multiprocessor SOPC system architecture, is presented. To our best knowledge, this is the first algorithm that takes into consideration mutually exclusive tasks in optimization of dynamically reconfigurable systems. Such tasks are presented using conditional task graphs. Partially reconfigurable FPGAs let reuse of the same hardware resources for mutually exclusive tasks. In this way the area occupied by embedded system can be decreased and free space can be used for other hardware tasks. It can also increase SOPC's performance.

7

Kosynteza samorekonfigurowalnych systemów SOPC

Czarnecki R., Deniziak S.

Czasopismo Techniczne. Informatyka

|

2007

|

R. 104, z. 1-I

3-16

PL

Wzrost złożoności współcześnie produkowanych układów FPGA umożliwił implementowanie w jednym układzie FPGA całych systemów komputerowych (SOPC). W artykule zaprezentowano metodę automatycznej syntezy dynamicznie samorekonfigurowanych systemów SOPC. Architektury dynamicznie rekonfigurowalne pozwalają na dużo lepsze wykorzystanie dostępnych zasobów sprzętowych przez wielokrotne ich użycie w różnych funkcjach w ramach działania tej samej aplikacji. Możliwe jest to dzięki częściowo rekonfigurowalnym układom FPGA. Zaprezentowany rafinacyjny algorytm kosyntezy maksymalizuje szybkość projektowanego systemu SOPC przy zadanym ograniczeniu powierzchni układu FPGA. Algorytm w rozwiązaniu startowym przyporządkowuje wszystkie zadania do wykonania w jednym procesorze uniwersalnym. Następnie iteracyjnie generuje nowe rozwiązania przez modyfikacje poprzednich. Algorytm uwzględnia czas rekonfigurowania układu w szeregowaniu zadań w taki sposób, aby zminimalizować wpływ tego czasu na szybkość całego systemu. Wykonane eksperymenty wykazały dużą skuteczność opracowanej metody w porównaniu z implementacją bez stosowania dynamicznej rekonfigurowalności.

EN

In this work a co-synthesis method, which allows for optimization of dynamically self-reconfigurable SOPC system architecture, is presented. Partially reconfigurable FPGAs let better use hardware resources due to reuse of the same parts of the chip for different functionalities in the same application. The algorithm maximizes speed of the SOPC system taking into consideration FPGA's area constraints. The algorithm starts with the initial solution, where all tasks are assigned to only one general purpose processor module. Next it produces new solutions using iterative improvement methods. The reconfiguration times are taken into consideration in task's scheduling algorithm, in such way, that impact of this time on the system's performance is minimized. Co-synthesis results for dynamically reconfigurable SOPCs have been compared with the results of co-synthesis which didn't take into consideration dynamic reconfiguration. Experimental results showed that applying partially reconfigurable FPGAs significantly increases SOPC performance. In dynamically reconfigurable systems tasks are mostly executing in hardware.

8

Efficient methods of resource management in re-programmable systems

Kiełbik R.

Zeszyty Naukowe. Elektryka / Politechnika Łódzka

|

2006

|

z. 109

35-40

EN

This paper summarises results of the research devoted to the efficient resource management in Dynamically re-configurable Field Programmable Gate Arrays (D_FPGAs). These devices represent currently a very popular family of integrated circuits. The author has been involved in the research on their capabilities since 1999. Last time he was participating in the European Project RECONF 2 (IST-2001-34016) [www.reconf.org]. The main aim of this project was to develop an appropriate methodology and specialized computer tools supporting an automatic design process of digital systems based on D_FPGAs. The task of the author was to solve the main problem of this design process which is an automatic partitioning.

PL

Praca poświęcona jest narzędziom CAD wspierającym projektowanie systemów realizowanych w oparciu o układy dynamicznie reprogramowalne. Szczególny nacisk położony jest na proces partycjonowania systemów na podsystemy w celu ich dynamicznej implementacji w układzie. Praca zawiera szczegółowy opis zaproponowanego przez autora algorytmu partycjonowania oraz eksperymentalne wyniki jego działania.

9

Rekonfigurowalny koprocesor systemowy: uniwersalna platforma obliczeniowa

Jasiński K., Zbysiński P.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2000

|

R. 73, nr 10

760-766

PL

Przedstawiono zwięzły przegląd architektur rekonfigurowalnych systemów obliczeniowych i na tym tle zaprezentowano własne rozwiązanie prototypowej platformy rekonfigurowalnego akceleratora obliczeń. Opis konstrukcji sprzętowo-programowej platformy zilustrowano przykładami aplikacji z dziedziny kryptografii i naszkicowano plan dalszej rozbudowy platformy przy użyciu modułów rozszerzających typu piggy-back.

EN

The architectures of reconfigurable computational systems are concisely reviewed and own prototype of reconfigurable computation accelerator platform is presented. The presentation of the hardware-software platform is illustrated with applications to cryptography. The perspective of further development of the platform using piggy-back extension modules is also given.