Wyniki wyszukiwania - BazTech

1

Metoda generowania równań boolowskich dla podprogramów języka VHDL

Mościcki M.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 8

660-662

PL

W artykule zaprezentowano metodę generowania równań boolowskich dla podprogramów języka VHDL. W pierwszej części artykułu zostały przedstawione problemy pojawiające się podczas generowania równań boolowskich ze źródeł napisanych w języku VHDL. W części drugiej zaprezentowano metodę umożliwiającą generowanie równań boolowskich dla procedur oraz funkcji. W części trzeciej dokonano porównania działania kompilatora VHDL2Bool z innymi istniejącymi narzędziami.

EN

A method of boolean equation generation for subprograms of the VHDL language is presented int the paper. The first part of the paper presents subprograms in VHDL language: procedure and function. This part also presents problems of the boolean equation generation for procedure and function with sources written in the VHDL language. The second part presents the main method. This method consists of two phases and 11 steps. Steps 1 to 10 prepare source code for translation. The main goal of the first 10 steps is to change all variables and signals names: step 1 - order subprograms parameters, step 2 - find all subprograms names, step 3 - check formal and actual subprogram parameters, step 4 - order actual parameters, step 5 - create new return variable, step 6 - compute all variables length, step 7 - prepare subprogram source code, step 8 - compute arithmetic expressions, step 9 ? prepare local variables names, step 10 - prepare subprogram source code for boolean equations generation. Step 11 translates source code for boolean equations. There are 15 algorithms described in all steps. Each step is illustrated by an example. The method use lexical, semantic and syntactic analyser results. Steps 5,6,7,9,10 and 11 are novelty. As an example of practical application of the method some results of the boolean equations generation are shown in the third part. In the third part the comparison of the method with existing industrial compilers there is presented.

2

Generacja równań boolowskich dla instrukcji sekwencyjnych języka VHDL

Radziewicz M.

Metody Informatyki Stosowanej

|

2009

|

nr 1 (18)

75-83

PL

Przedstawiony artykuł uzupełnia jedną z luk w wiedzy dotyczącej tworzenia narzędzi do syntezy logicznej. Udowodniono poprawność i praktyczną skuteczność przedstawionej wiedzy. W przyszłości należy skupić się na poprawieniu implementacji opisanego algorytmu. Zasadne wydaje się także, aby spróbować odmiennego podejścia w kwestii translacji pętli for, czyli zastosowania maszyny stanów. Więcej informacji na ten temat można znaleźć w [18].

EN

The article presents methods of automatic generation of Boolean equations for VHDL sequential statements: if, case and for. The topic is related to logic synthesis domain. The translation proeess is explained in great detail. Apart from that, the article also contains formalized algorithms of generation ol Boolean equation for the chosen VHDL statements. To sum everything up, the article presents a tool which was created upon the algorithms and results of us usage.

3

Generowanie równań boolowskich dla instrukcji mapowania języka VHDL

Mościcki M.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 5

90-92

PL

W przedstawionym opracowaniu zaprezentowany został sposób generowania równań boolowskich dla wielokrotnie powtarzających się mapowań na tą samą jednostkę. Algorytm ten opiera się na zapisie raz wygenerowanych równań dla mapowanej jednostki w odpowiednim metapliku. Dla każdej jednostki może istnieć wiele metaplików zawierających równania. Oprócz plików z równaniami tworzony jest dodatkowy plik zawierający informacje o mapowanych sygnałach jednostki. W omówionym algorytmie pełny proces generowania równań boolowskich dla takich samych argumentów odbywa się tylko raz.

EN

In this paper is proposed and discribed a Boolean Equation generation for multiple map. The algorithm is based on writing generated equations for map entity in meta file. There is a possibility of existing for one entity many meta files with equations. If map process on the same entity appears multiple, then full Boolean equations generation process is done only once.

4

Algorytm generowania równań boolowskich dla operatorów relacji języka VHDL

Mościcki M.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

131-132

PL

W artykule zaprezentowano sposób generowania równań boolowskich dla operacji porównania języka VHDL. W języku VHDL istnieje 6 operatorów relacji: =, /=, <, <=, >, >=, które pozwalają na stwierdzenie, czy pomiędzy operandami zachodzi określona relacja. Operandy muszą być tego samego typu, natomiast wynik jest zawsze typu BOOLEAN. W artykule zaprezentowano algorytm użyty dla wszystkich operatorów relacji. W przypadku gdy operandy są typu tablicowego algorytmy generowania równań boolowskich dla operatorów relacji są dość mocno rozbudowanie i z tego względu właśnie te algorytmy zostały szczegółowo przedstawione. Pokazano praktyczne zastosowanie opisanego algorytmu.

EN

In this paper is proposed and described a Boolean Equation generation algorithm for relational operators in VHDL language. There are 6 relational operators: =, /=, <, <=, >, >=. Relational operators, compare two operands of the same base type and return a BOOLEAN value. IEEE VHDL defines the equality (=) and inequality (/=) operators for all types. Two operands are equal if they represent the same value. For array and record types, IEEE VHDL compares corresponding elements of the operands. IEEE VHDL defines the ordering operators (<, <=, >, and >=) for all enumerated types, integer types, and one-dimensional arrays of enumeration or integer types. If the two arrays have different lengths and the shorter array matches the first part of the longer array, the shorter one is ordered before the longer. Thus, the bit vector 101 is less than 101000. Arrays are compared from left to right, regardless of their index ranges (to or downto). There are shown practical application of the algorithm.