W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowania urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Główna idea opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
EN
Nowadays during organizing built-in self testing the most spread and best known are scan design techniques based on the full or partly scanning path. The first testing vector is put into testing system by SP (Scanning Path) data. Shifting information takes place during clock pulses, and the number of shifts is equal to the number of flip-flops in SP. Then, one synchronization pulse is used to write system changes in adequate SP positions. Next, SP values are applied to the output of the circuits, and at the same time on the date input SP follow next testing vector. So, if the SP is built of k-elements, there are needed k+1 clock pulses to put one testing vector. This realization is non effective because of high power consumption. Firstly, in modern BIST systems there are used many D-flip flops (memory elements). Even when there are used many SPs, the number of positions in each SP can reach a few thousands. In this case to put a new testing vector it is necessary to use a few thousand of synchronization pulses. Simultaneously the high amount of energy is needed, because each new testing vector needs one synchronization pulse. Secondly, during shifting data in SP in a testing circuit there are empty switchings, which requires energy. So, to minimize the power consumption test-per-clock technique is used. In this paper the new idea of minimizing power dissipation in BIST with test-per-clock technique is presented. The main idea of the new solution is to stop putting synchronization pulses to flip-flops in which their state has not changed in the current synchronization pulses. It will allow eliminating not necessary switching activity in BIST and, what is more, it will allow to decrease power consumption and Weighted Switching Activity.
W artykule przedstawiono innowacyjne podejście do doboru parametrów elektrycznych i technologicznych układów przerzutników i zatrzasków pod kątem optymalizacji tzw. zachowania metastabilnego. Wyjaśniono mechanizm wpływu wybranych parametrów poszczególnych podzespołów przerzutników: inwerterów, bramek transmisyjnych, przerzutników na przebiegi elektryczne na wyjściu w sytuacji pracy metastabilnej. Została również wskazana możliwość zmniejszenia prawdopodobieństwa wystąpienia błędów w sytuacji pracy metastabilnej kolizji sygnałów sterujących.
EN
The paper presents an innovative method of selection of electrical and technological parameters for optimization of metastable behavior of D latches and Flip-Flops. The mechanisms of influence of chosen D latch subcircuits parameters on the shape of output waveforms of a D latch have been described. Discussed latch subcircuits are positive feedback's loop inverters and transmission gates. Their behavior during metastable switching is also analyzed. in the paper author showed a possibility of reduction of malfunctions caused by the metastability phenomena in asynchronus operation of latch (flip-flop) in case of Data and CLK signals collision.
W referacie przedstawiono wyniki badań nad obniżeniem rozpraszanej mocy generatora pseudolosowych wektorów testowych i analizatora sygnatur, które są wykorzystywane podczas wbudowanego samotestowa-nia urządzeń cyfrowych BIST (ang. Built-In Self-Testing). Zaproponowano nową strukturę układu, która pozwala obniżyć moc wydzielaną w trakcie przeprowadzania samotestowania. Podstawowa idea powyższego sposobu opiera się na takiej modyfikacji elementów BIST, w której zamiast przerzutników -D wykorzystuje się przerzutniki -T.
EN
The power dissipation calculation of pseudorandom Test Pattern Generator (TPG) and Signature Analyzer (SA) in BIST is presented in this paper. The new idea, presented in the paper of test generation in BIST (Built-In Self-Test) allows reducing power dissipation during testing of the digital circuit. The main idea of proposed design is using flip-flops of type T.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.