Wyniki wyszukiwania - BazTech

1

The design of low power 11.6 mW high speed 1.8 Gb/s stand-alone LVDS Driver in 0.18žm CMOS

Kłeczek R.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 11

23-26

EN

Due to many advantages low voltage differential signaling LVDS has become a popular choice for fast data on-chip transmission, on-board/backplane or cable connections. LVDS standard offers achieving a high-speed data transmission and low power consumption at the same time. This paper presents a description of standard and design of LVDS transmitter fully compatible with IEEE specification, implemented in CMOS 180 nm UMC technology. The main driver's functional blocks: LVDS core and common mode feedback (CMFB) are described in detail, whereas control buffer and band-gap reference source are only mentioned. Results of simulation are also presented. Designed LVDS driver characterizes a very low level of static 7.5 mW and dynamic 8.5 mW (11.6 mW) power dissipation at data rate 400 Mb/s (1.8 Gbp/s).

PL

Niskonapięciowa transmisja różnicowa LVDS dzięki swoim licznym zaletom jest coraz częściej stosowana w układach transmisji danych. Praca przedstawia projekt modułu układu scalonego nadajnika LVDS. Układ został zaprojektowany w technologii CMOS firmy United Microelectronics Corporation, o rozmiarze charakterystycznym równym 180 nm. Opracowane rozwiązanie nadajnika jest kompatybilne ze specyfikacją IEEE. Zaprojektowany nadajnik LVDS charakteryzuje się bardzo niskim poziomem statycznego 7,5 mW, dynamicznego zużycia mocy 8,5 mW (11,6 mW), podczas transmisji danych z szybkością 400 Mb/s (1,8 Gb/s).

2

Minimalizacja poboru mocy wspólnego modelu automatów skończonych

Salauyou V., Grześ T.

Pomiary Automatyka Kontrola

|

2009

|

R. 55, nr 7

491-493

PL

W artykule przedstawiono nowy algorytm kodowania stanów wewnętrznych automatu skończonego o obniżonym poborze mocy. Zastosowano w nim wspólny model automatu klas ADE co pozwoliło to na zmniejszenie ilości przerzutników przechowujących kod stanu. Badania symulacyjne przeprowadzone z wykorzystaniem standardowych układów testowych potwierdziły skuteczność kodowania z wykorzystaniem proponowanego algorytmu w porównaniu z algorytmami JEDI oraz NOVA, jak i zawartymi we wcześniejszych pracach autorów.

EN

In this paper there is addressed the problem of power minimisation of the finite state machine (FSM). Power reduction is of great importance in design of digital systems as it can improve the speed and extend the time between recharging the batteries in mobile systems. In the common model of the FSM of class ADE (Section 2) the set A of internal states consists of three subsets: AA, AD, and AE. AA is the set of internal states of the FSM of class A, AD is the set of internal states of the FSM of class D (the output vector is identical to the next state code), and AE is the set of internal states of the FSM of class E (the input vector is identical to the next state code) [12]. The common model of the FSM of class ADE requires an additional register used for storing the input and output vector values. These registers are present in modern programmable logic devices. In Section 3 there is proposed a new algorithm of the FSM state assignment that makes use of the common model. The assigned code consists of three parts: G - input vector, Z - output vector and E - state code. G and Z are stored in the input and output registers, respectively. With this algorithm it is possible to assign codes that are shorter than those assigned with use of classical methods, and thus less power is dissipated in registers storing the current state code during every transition. The experimental results (Section 4, Tables 1 and 2) show the significant reduction (of 13 to 51%) in power dissipation compared to classic (JEDI, NOVA, column-based) and recent (sequential and iterating) algorithms.

3

Weryfikacja czasów obliczeń heurystycznych algorytmów redukcji poboru mocy układów cyfrowych CMOS

Szcześniak W.

Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

|

2008

|

Nr 25

151-154

PL

W pracy zaprezentowano przeprowadzoną komputerową weryfikację czasów obliczeń piętnastu nowoutworzonych algorytmów heurystycznych dla potrzeb redukcji poboru mocy cyfrowych układów CMOS. W zrealizowanych badaniach eksperymentalnych wykorzystano ogólnodostępne przykłady testowe ISCAS, zaczerpnięte z laboratorium CBL. Uzyskane wyniki pozwalają na akceptację nowoopracowanych algorytmów redukcji poboru mocy układów CMOS z punktu widzenia ich złożoności obliczeniowej.

EN

This paper presents a computer verification of computational complexity of 15 newly elaborated heuristic algorithmsfor low power design of digital CMOS circuits. The verified algorithms were tested against a set of commonly available ISCAS benchmarks from CBL laboratory. The computational complexities of the tested heuristic algorithms were verified experimentally.

4

Algorytmy kodowania stanów wewnętrznych automatu skończonego do minimalizacji poboru mocy

Grześ T., Salauyou V.

Zeszyty Naukowe Politechniki Białostockiej. Informatyka

|

2008

|

Z. 3

53-66

PL

Kodowanie stanów wewęetrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. Zastosowanie odpowiedniego algorytmu pozwala m.in. obnizyć pobór mocy. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania nad algorytmem kodowania kolumnowego, opisanego w pracy [1] oraz nad dwoma algorytmami opracowanymi przez autorów: sekwencyjnym [7] oraz rafinacyjnym. Badania przeprowadzono na standardowych układach testowych, opracowanych w Microelectronics Center of North Carolina [9]. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z poborem z wykorzystaniem algorytmu kodowania kolumnowego (średnio o 12%); zastosowanie algorytmu rafinacyjnego pozwoliło obniżyć moc średnio o kolejny 1%.

EN

State assignment for a finite state machine (FSM) is an important process in logic synthesis of the sequential circuits in programmable devices. Using the proper algorithm provides among other things the reduction of the power dissipation. In this paper we focused on the algorithms that reduce power dissipation. The analysis of the column based algorithm (described in [1]) as well as two algorithms proposed by authors: sequential [7] and iterational was made. Experiments were made on standard benchmarks, researched in Microelectronics Center of North Carolina [9]. Obtained results showed significant reduction of the power dissipation when using the sequential algorithm (12% in comparison with the column-based algorithm). Iterational algorithm improves the results by additional 1%.

5

Badania algorytmów kodowania stanów wewnętrznych automatu skończonego zorientowanych na minimalizację poboru mocy

Salauyou V., Grześ T.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

499-501

PL

Kodowanie stanów wewnętrznych automatu skończonego jest jednym z ważniejszych procesów podczas syntezy automatu. W artykule skoncentrowano się na algorytmach minimalizujących pobór mocy. Przeprowadzono badania algorytmu kodowania kolumnowego oraz dwóch algorytmów opracowanych przez autorów: sekwencyjnego oraz iteracyjnego. Wyniki badań wykazują znaczące zmniejszenie poboru mocy układów zakodowanych z wykorzystaniem algorytmu sekwencyjnego w porównaniu z algorytmem kodowania kolumnowego (średnio o 12%), natomiast zastosowanie algorytmu iteracyjnego pozwoliło na obniżenie mocy średnio o kolejne 2% (w porównaniu do algorytmu sekwencyjnego).

EN

Finite State Machine (FSM) state assignment is one of the most important activities during the synthesis. In this paper we focused on the low-power design oriented algorithms. We explore column-based algorithm as well as two algorithms researched by authors: sequential and iterational. Experimental results shows the significant reduction of the power dissipation after state assignment using sequential algorithm in comparison with the column-based algorithm (of about 12%). Iterational algorithm increase power reduction of about 2% (in comparison with the sequential algorithm).

6

Ocena parametrów użytkowych układów cyfrowych CMOS. Cz. 2, Straty energii

Gołda A., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2003

|

Vol. 49, z. 4

567-595

PL

Duża część współcześnie projektowanych układów VLSI pracuje w przenośnych urządzeniach, takich jak protezy dla niepełnosprawnych, telefony, komputery itp. Główny problem projektowy polega na oszczędności energii zasilającej, w tym synteza logiczna, wymagają wnikliwego poznania mechanizmów fizycznych strat energii. Niniejsza praca dotyczy oceny użytkowych parametrów cyfrowych układów CMOS. W pierwszej części artykułu omówiono modele podstawowych bramek CMOS, na podstawie których przeanalizowano między innymi marginesy zakłóceń oraz czasy propagacji tych bramek, a także ich pobór prądu w funkcji napięcia zasilania. Natomiast w tej części artykułu przedstawione zostały rezultaty oszacowania strat energii w układach CMOS oraz wyniki pomiarów rzeczywistych wartości parametrów bramek wykonanych w technologii Alcatel MIETEC CMOS 0.7u -C07MA - C07MD - straty energii, czasy propagacji. W drugim rozdziale tego artykułu krótko scharakteryzowano rodzaje, przyczyny i miejsca powstawania strat energii w cyfrowych układach scalonych CMOS. Przedmiotem analizy trzeciego rozdziału jest konsumpcja energii. Oceny strat energii dokonano na dwa sposoby: poprzez analizę teoretyczną i symulacje w programie PSPICE. Przeprowadzona analiza teoretyczna dotyczy dynamicznych (Edyn) i statycznych (Est) rodzajów strat energii. Dynamiczne straty podzielono na dwie składowe: przeładowania pojemności występujących w układzie (EdynCAP) oraz straty związane z przepływem prądu quasi zwarcia (EdynSC). Na podstawie modeli podstawowych bramek CMOS (z części I artykułu) dokonano oceny quasi zwarciowego poboru energii, zaś poprzez analizę pojemności układu oszacowano pobór energii przeładowania pojemności. W końcowej części tego rozdziału znajduje się także zestawienie całkowitych strat energii podstawowych elementów CMOS od inwertera do czterowejściowych bramek NAND i NOR. Rozdział czwarty zawiera wyniki eksperymentalnej weryfikacji przeprowadzonych analiz teoretycznych i symulacyjnych konsumpcji energii i czasów propagacji poszczególnych bramek. W tym celu zaprojektowano i sfabrykowano dwa testowe układy scalone w technologii Alcatel MIETEC CMOS 0.7u - C07MA -C07MD. Przeprowadzone pomiary umożliwiły również uzyskanie informacji o stratach występujących w połączeniach zewnętrznych (między układami scalonymi). Dzięki takim analizom teoretycznym straty energii i czasy opóźnień mogą zostać oszacowane już na etapie projektowania cyfrowego układu scalonego CMOS. Natomiast rozszerzenie tej oceny na cały system elektroniczny może zostać dokonane poprzez uwzględnienie parametrów połączeń zewnętrznych. Jest to szczególnie ważne przy projektowaniu systemów o obniżonym poborze energii - Low Power.

EN

A large number of nowadays designed VLSI circuits work in portable devices as prosthesis for disabled people, phones, computers, etc. The main design problem is power supply energy saving. A lot of authors try to solve this problem. Variety of energy minimisation methods, with logic synthesis included, demand deep knowledge of physical mechanism of energy losses. The paper concerns assessment of utilitarian parameters digital CMOS circuits. The first part of the article contains model of basic CMOS gates. Analysis of noise margins, propagation time delay, and the gate current versus input voltage are performed on the basis of these models. Whereas, in this part of article the resutls of energy losses estimation of CMOS circuits and the results of actual values of gate parameters measurements are presented. The test integrated circuits were designed and performed in Alcatel MIETEC CMOS 0.7u-C07MA-C07MD technology. In the second chapter kinds, causes, and origin places of energy losses of digital CMOS integrated circuits are characterised. Third chapter discusses energy consumption. Estimation of energy losses was performed in two manners: theoretical and simulation (PSPICE). Performed analysis refers to dynamic (Edyn) and static (Est) kinds of energy losses. The dynamic losses consist of two components: capacitance charging / discharging (EdynCAP) and quasi short-circuit (EdynCS). On the basis of bascs CMOS gates models (part I of this article) the estimation of quasi short-circuit energy losses were performed, and estimation of capacitance charging / discharging energy losses were done by analysis of circuit capacitance. The set of total energy losses of basic CMOS gates (from inverter to four-input NAND and NOR gates) is also presented in this chapter. Fourth chapter consist of results of experimental verification of performed theoretical and simulation analysis of energy consumption and propagation time delays. Two test chips were designed and performed in Alcatel MIETEC CMOS 0.7u-C07MA-C07MD technology in order to do measurements of real amounts of these parameters. The measurements enable to get some information about external (between integrated circuits) connections. Thanks to analysis like were performed, the energy consumption and propagation time delays of digital CMOS integrated circuit can be done during the design stage. Whereas, evaluation of these parameters can be extended out to entire electronic system by taking into consideration the results of measurements of external connections. This is important especially for Low Power designs.

7

Estymacja strat energii w układach cyfrowych CMOS

Kołodziej J., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2001

|

Vol. 47, z. 3

303-322

PL

W pracy przedstawiono analizę strat energii (mocy) występującą w układach cyfrowych VLSI CMOS. Zaproponowano algorytm do oszacowania tych strat, a na jego bazie napisano program MPET, który może współpracować z programem PSPICE. Przedstawiono przykłady i wnioski płynące z analizy wielu układów cyfrowych. Opisana analiza i oprogramowanie może być przydatne do oceny strat występujących w układach cyfrowych VLSI w szczególności przy projektowaniu układów "Iow power".

EN

The paper presents an analysis of losses of energy in digital VLSI CMOS circuits. The algorithm for the loses estimation is proposed. On the base of the algorithm the MPET program is created. The program is able to be included as a module to PSPICE package. Some examples and conclusions coming from analysis of a number of digital circuits are presented. The software may be useful for energy losses estimation in digital VLSI

8

Logic Synthesis Method for Power Dissipation Reduction in Combinational Digital Circuits

Brzozowski I., Kos A.

Bulletin of the Polish Academy of Sciences. Technical Sciences

|

2001

|

vol. 49, nr 4

581-594

EN

In the paper the authors summerise their works on power dissipation reducing in combinational digital VLSI circuits. The reduction is obtained thanks to proper logic synthesis which consists in the decrease of circuit switching activity and is a part of complex multiobjective optimisation. As a consequence, less complicated, smaller, more reliable and faster digital circuits can be designed. The proposed new synthesis method is illustrated with some examples. The benchmark is included.