PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 14

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  logic circuit
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Logic Operation Model of the Complementer Based on Two-domain DNA Strand Displacement
Xie Wendan, Zhou Changjun, Lv Hui, Zhang Qiang
Fundamenta Informaticae
|
2019
|
Vol. 164, nr 2-3
277--288
EN
DNA strand replacement technology has the advantages of simple operation which makes it becomes a common method of DNA computing. A four bit binary number Complementer based on two-domain DNA strand displacement is proposed in this paper. It implements the function of converting binary code into complement code. Simulation experiment based on Visual DSD software is carried out. The simulation results show the correctness and feasibility of the logic model of the Complementer, and it makes useful exploration for further expanding the application of molecular logic circuit.
2
Content available remote A Circuit Simplification Mechanism Based on DNA Combinatorial Strands Displacement
Niu Ying, Han Feng, Zhang Xuncai, Zhou Zheng
Fundamenta Informaticae
|
2019
|
Vol. 164, nr 2-3
243--257
EN
DNA strand displacement technology has been widely used in the field of molecular computing. In the traditional strand displacement circuits, the DNA strands of the toehold domain and the branch migration domain are connected by covalent bonds, while the toehold domain and the branch migration domain of the combinatorial strand displacement are located in different single-stranded DNA (ssDNA), and the flexible combinations of the two domains are realized by the hybridization of the linking domains. It has obvious advantages in the design of multi-input circuits. In this paper, the AND gate, OR gate and XOR gate are constructed by the combinatorial strand displacement mechanism. On this basis, the half-adder and encoder circuit are constructed. The Visual DSD simulation results show that when the DNA molecular signal strands are input, the desired DNA molecular signal strands are output by the specific intermolecular hybridization reaction and the intermolecular strand displacement reaction, which proves the validity and feasibility of the logic circuit.
3
Content available remote Synteza automatu Mealy’ego z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Przegląd Elektrotechniczny
|
2013
|
R. 89, nr 11
109-113
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Mealy’ego z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA. Metoda ta bazuje na przekształceniu strukturalnej tabeli przejść skończonego automatu stanów oraz na kodowaniu elementów podzbioru warunków logicznych. W artykule zostanie zaprezentowany przykład projektowania oraz wstępne wyniki badań.
EN
In this article we propose a method allowing implementing Mealy FSM logic circuits with embedded memory blocks of FPGA chips. The method is based on transformation of FSM structure table and replacement of some logical conditions. Example of design and preliminary results of investigations are given.
4
Content available Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
776--780
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
EN
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
5
Content available Redukcja układu logicznego mikroprogramowanego automatu Moore'a przy kodowaniu zbiorów wyjściowych zmiennych
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
772--775
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda ta jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore'a. Jest ona oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klasy zbioru wyjściowych zmiennych i kodu wierzchołka. Takie podejście pozwala wyeliminować zależność między stanami i wyjściowymi zmiennymi, a także zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do odpowiedniej liczby linii w równoważnym automacie Mealy’ego.
EN
The model of a microprogrammable Moore automaton is often used during the digital control systems realization [1 – 3]. The development of microelectronics has led to appearance of different programmable logic devices [7, 8] which are used for implementing micro-programmable automaton (MPA) logic circuits. One of the important problems of Moore MPA synthesis is the decrease of chip space occupied by the MPA logic circuit. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2 – 4]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing the Moore MPA logic circuit. The proposed method is based on representation of the next state code as a concatenation of code for the class of collection of output variables and code of the vertex (Fig. 2). In this method the classes of the pseudoequivalent states are used [1, 9]. Such an approach allows reducing the number of rows of the Moore MPA structure table up to the value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized.
6
Content available Optymalizacja układu logicznego mikroprogramowanego automatu Moore'a przy użyciu nano-PLA
Titarenko L., Hebda O., Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1186--1190
PL
W artykule została przedstawiona metoda syntezy mikroprogramowanego automatu Moore'a implementowanego w układach nano-PLA. Metoda jest ukierunkowana na redukcję zasobów sprzętowych, potrzebnych do implementacji automatu Moore’a. Jest ona oparta na optymalnym kodowaniu stanów i rozbijaniu matrycy termów na dwie części. Takie podejście pozwala zmniejszyć liczbę linii w tablice przejść automatu Moore’a do odpowiedniej liczby linii w równoważnym automacie z wyjściami typu Mealy’ego.
EN
The model of the microprogrammable Moore automaton [6] is often used during the digital control systems realization [1, 4]. The development of microelectronics has led to appearance of different programmable logic devices [13, 15, 18], which are used for implementing microprogrammable automaton (MPA) logic circuits. One of the important problems of MPA synthesis is the decrease in the chip space occupied by MPA logic circuit. Solution of this problem allows decreasing the power consumption and increasing the clock rate. The methods of solution of this problem depend strongly on logic elements used for implementing the MPA logic circuit [2, 3, 13, 15]. In this paper we discuss the case when nanoelectronic programmable logic arrays (PLA) are used for implementing Moore MPA logic circuit. The approach is connected with optimal state encoding and decomposition of a matrix of terms in two sub-matrices (Fig. 2). To do it, the classes of the pseudoequivalent states are used [1, 4]. Such an approach allows reducing the number of rows of the structure table of Moore MPA up to this value of the equivalent Mealy MPA. As a result the area of the matrices generating input memory functions is optimized. The example of application of the proposed methods is given.
7
Content available Optimization of Moore finite-state-machine matrix circuit
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
939-941
EN
The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
8
Content available Zmniejszenie zużycia makrokomórek PAL w realizacjach układowych automatów Moore'a
Barkalov A. A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 11
1375-1377
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji automatów Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć liczbę wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiony zostanie również przykład zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
The method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on the use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimizing the hardware without decreasing of the digital system performance. An example of application of the proposed method is given. Control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
9
Zmniejszenie zasobów sprzętowych w układach CPLD przy użyciu automatów Moore'a
Barkalov A., Titarenko L., Chmielewski S.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
714-717
PL
W artykule została przedstawiona metoda zmniejszenia wymaganych zasobów sprzętowych do implementacji skończonych automatów stanów z wyjściami typu Moore'a w matrycowym układzie programowalnym typu PAL. Cechą automatów Moore'a jest regularny charakter mikrooperacji, które daje się implementować z użyciem wbudowanych bloków pamięci. Metoda oparta jest na zastosowaniu transformacji kodów pseudorównoważnych stanów. Zaproponowane podejście pozwala zmniejszyć ilość wymaganego zużycia sprzętowego bez zmniejszenia wydajności systemów cyfrowych. Przedstawiona zostanie również analiza zaproponowanego rozwiązania oraz wyniki eksperymentu.
EN
A method of decrease in the number of programmable array logic (PAL) macrocells in logic circuit of Moore finite-state-machine (FSM) is proposed. This method is based on use of free outputs of embedded memory blocks to represent the code of the class of pseudoequivalent states. The proposed approach allows minimising the hardware without decreasing the digital system performance. An example of application of the proposed method is given. The control unit of any digital system can be implemented as the Moore FSM. Recent achievements in semiconductor technology have resulted in development of such sophisticated VLSI chips as field-programmable logic arrays (FPGA) and complex programmable logic devices (CPLD). Very often CPLD are used to implement complex controllers. In CPLD, logic functions are implemented using programmable array logic macrocells. One of the issues of the day is decrease in the number of PAL macrocells required for implementation of FSM logic circuit. A proper state assignment can be used to solve this problem. The peculiarities of Moore FSM are existence of pseudoequivalent states and dependence of microoperations only on FSM internal states. The peculiarity of CPLD is a wide fan-in of PAL macrocell. It permits to use different sources for representation of a current state code.
10
Content available Matrix implementation of Moore FSM with expansion of coding space
Barkalov A. A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
694-696
EN
The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
PL
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
11
Content available remote Reduction in the number of PAL macrocells in the ciruit of a Moore FSM
Barkalov A. A., Titarenko L., Chmielewski S.
International Journal of Applied Mathematics and Computer Science
|
2007
|
Vol. 17, no 4
565-575
EN
Optimization methods of logic circuits for Moore finite-state machines are proposed. These methods are based on the existence of pseudoequivalent states of a Moore finite-state machine, a wide fan-in of PAL macrocells and free resources of embedded memory blocks. The methods are oriented to hypothetical VLSI microcircuits based on the CPLD technology and containing PAL macrocells and embedded memory blocks. The conditions of effective application of each proposed method are shown. An algorithm to choose the best model of a finite-state machine for given conditions is proposed. Examples of proposed methods application are given. The effectiveness of the proposed methods is also investigated.
12
Projektowanie skończonego automatu stanów z wyjściami typu Mealy'ego z transformacją kodów obiektów w systemie funkcji wzbudzeń
Barkalov A. A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 6 bis
32-34
PL
W artykule została zaprezentowana metoda optymalizacji kosztu układu logicznego skończonego automatu stanów z wyjściami typu Mealy'ego. Metoda opiera się na transformacji kodów obiektów w systemie funkcji wzbudzeń przerzutników. Jako obiekt automatu Mealy'ego rozumie się wewnętrzny stan automatu i zbiór mikrooperacji. Głównym założeniem jest aby stan wewnętrzny był reprezentowany jako funkcja zbioru mikrooperacji i identyfikatorów. Zastosowanie metody łączy się z wykorzystaniem specjalnego konwertera kodu w układzie logicznym automatu stanów.
EN
The method of optimization of the cost of logical circuit of Mealy finite-state-machine is proposed. Method is based on the transformation of the objects codes in the system of excitation functions of flip-flops. The objects of Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of the sets of microoperations and identifications. The application of the method is connected with applying of special code converter in the logic circuit of the logic circuit of FSM.
13
Content available remote Design of Mealy Finite-state Machines with the Transformation of Object Codes
Barkalov A. A., Barkalov A. A., Jr.
International Journal of Applied Mathematics and Computer Science
|
2005
|
Vol. 15, no 1
151-158
EN
An optimization method of the logic circuit of a Mealy finite-state machine is proposed. It is based on the transformation of object codes. The objects of the Mealy FSM are internal states and sets of microoperations. The main idea is to express the states as some functions of sets of microoperations (internal states) and tags. The application of this method is connected with the use of a special code converter in the logic circuit of an FSM. An example of application is given. The effectiveness of the proposed method is also studied.
14
Wybrane zagadnienia współpracy układów logicznych zasilanych napieciem 5V i 3,3V
Jankowski M.
Mikroelektronika i Informatyka : prace naukowe
|
2001
|
Z. nr 1
34-40
PL
Zalety, jakie oferują systemy zasilane napięciem 3.3 V lub niższym w sto- sunku do tych. które wykorzystują tradycyjne 5 V; trudno przeoczyć:. Zmniejszony pobór mocy, wyższe częstotliwości oraz możliwości większego upakowania przyrządów spowodowały. że uklady zasilane napięciami 3,3V oraz niższymi są powszechnie stosowane w każdej niemal sferze zastosowań. Czasami zachodzi jednak koniecznosć wy- miany danych pomiędzy takimi układami i systemami o różnych napięciach zasilania np. 5V i 3.3V; a coraz częściej 3.3V i 2.5V; a nawet 1.8V; przy czym konieczne jest uwzględnienie szeregu czynników. Zostaną one przedstawione na przykładzie połączenia ukladów 5V i 3.xV.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.