Wyniki wyszukiwania - BazTech

1

Indirect information hiding technology on a multiadic basis

Barannik Volodymyr, Barannik Natalia, Slobodyanyuk Oleksandr

Informatyka, Automatyka, Pomiary w Gospodarce i Ochronie Środowiska

|

2021

|

T. 11, nr 4

14--17

EN

It is shown that the current direction of increasing the safety of information resources when transmitting information in info-communication systems is the use of methods of steganographic instruction in video imagery. The effectiveness of such methods is significantly increased when used in a complex of methods of concealment, which are based on the principles of inconsistent and cosmic communication. At the same time, existing methods of steganographic are used in the process of insertion of information mainly only laws, empty features of visual perception of video images. So, it is justified that the scientific and applied problem, which is to increase the density of embedded messages in the video container with a given level of their reliability, is relevant. The solution of this problem is based on the solution of the contradiction, which concerns the fact that increasing the density of embedded data leads to a decrease in the bit rate of the video container, steganalysis stability, reliability of special information, and video container. Therefore, the research aims to develop a methodology for the steganographic embedding of information, taking into account the regularities of the video container, which are generated by its structural and structural-statistical features. The solution to the posed problem of applying steganographic transformations is proposed to be realised by methods of indirectly embedding parts of the hidden message in certain conditions or functional relationships. The possibility of creating steganographic transformations regarding the indirect embedding and extraction of hidden information in a multiadic basis by modifying the underlying basis system within an admissible set is demonstrated. It is shown that the multiadic system, which is created in the spectral space of DCT transforms, has the potential to form a set of admissible modifications of basis systems.

PL

Wykazano, że aktualnym kierunkiem zwiększania bezpieczeństwa zasobów informacyjnych przy przesyłaniu informacji w systemach info-komunikacyjnych jest stosowanie metod instrukcji steganograficznej w obrazach wideo. Skuteczność tych metod znacznie wzrasta, gdy są one stosowane w zespole metod ukrywania, które opierają się na zasadach bezpośredniego i pośredniego osadzania komunikatów. Jednocześnie istniejące metody steganografii wykorzystują w procesie osadzania informacji głównie wzorce generowane przez cechy percepcji wizualnej obrazów wideo. Tak więc, uzasadnione jest, że istotnym jest problem naukowy i praktyczny polegający na zwiększeniu gęstości osadzonych wiadomości w kontenerze wideo z danym poziomem ich wiarygodności. Sednem tego problemu jest rozwiązanie kontrowersji, że wzrost gęstości osadzonych danych prowadzi do spadku przepływności kontenera wideo, odporności na steganoanalizę, wiarygodności informacji specjalnych i kontenera wideo. Dlatego celem pracy jest opracowanie metodyki steganograficznego osadzania informacji uwzględniającej prawa kontenera wideo, które są generowane przez jego cechy strukturalne i konstrukcyjno-statystyczne. Rozwiązanie postawionego problemu w zakresie zastosowania przekształceń steganograficznych proponuje się zrealizować metodami pośredniego osadzania części ukrytego komunikatu w pewnych warunkach lub zależności funkcjonalnych. Wykazano możliwość tworzenia przekształceń steganograficznych odnośnie pośredniego wbudowania i ekstrakcji ukrytych informacji w bazie wieloaddycznej poprzez modyfikację podstawowego układu bazowego w ramach dopuszczalnego zbioru. Udowodniono, że układ wieloadyczny, który powstaje w przestrzeni spektralnej transformat DCT, ma potencjał do tworzenia zbioru dopuszczalnych modyfikacji układów bazowych.

2

Akcelerator predykcji wewnątrzramkowej H.264 do kompresji obrazu w sensorach wizyjnych

Kłosowski M., Pankiewicz B., Wójcikowski M.

Elektronika : konstrukcje, technologie, zastosowania

|

2016

|

Vol. 57, nr 10

43--46

PL

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator predykcji wewnątrzramkowej przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje predykcję typu „intra” dla makrobloków luminancji o wymiarach 4×4 i 16×16. Akcelerator wstępnie zaimplementowano w układzie FPGA, gdzie został on pomyślnie zweryfikowany, a następnie zaimplementowano go w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu operacyjnego Linux i jest przeznaczony do sprzętowej akceleracji kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.

EN

In the paper a customizable digital intra-prediction accelerator for the H.264 video compression encoder has been described. The accelerator performs 4×4 and 16×16 luma macroblock prediction. The accelerator was initially implemented in the FPGA, where it has been successfully verified and then it has been implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.

3

Sprzętowy koder wideo standardu H.264/AVC

Pastuszak G.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 6

628--631

PL

Przedstawiono architekturę i wyniki implementacji sprzętowego kodera H.264/AVC przeznaczonego do kompresji sygnału wizyjnego w warunkach małego opóźnienia transmisji. Koder w całości opracowano przez wyspecyfikowanie w języku VHDL i zaimplementowanie w układzie FPGA Arria II GX. Osiągnięta wydajność zapewnia obsługę standardów HDTV. Dzięki zastosowaniu zaawansowanego schematu wyboru trybu używającego optymalizacji RD, koder uzyskuje znacznie lepszą efektywność kompresji w porównaniu do innych rozwiązań opisanych w literaturze.

EN

The paper presents the architecture and implementation results of the H.264/ AVC hardware encoder dedicated to compress videos in Iow delay conditions. The encoder was developed by the author by the specification at the VHDL level and the implementation in the FPGA Arria IIGX device. The achieved throughput allows the support for HDTV resolutions. Due to the advanced modę selection scheme based on the RD optimization, the encoder achieves a much better compression efficiency compared to other solutions described in literature.

4

Akcelerator transformacji DCT do kompresji obrazu w sensorach wizyjnych

Kłosowski M., Pankiewicz B., Wójcikowski M.

Przegląd Elektrotechniczny

|

2015

|

R. 91, nr 9

97-100

PL

W komunikacie przedstawiono konfigurowalny cyfrowy akcelerator transformacji DCT przeznaczony dla enkodera wideo standardu H.264. Akcelerator realizuje także odwrotną transformację DCT oraz kwantyzację i dekwantyzację. Akcelerator początkowo zaimplementowano w układzie FPGA. Został on pomyślnie zweryfikowany, a następnie zaimplementowany w układzie ASIC w technologii UMC 90 nm. Szczegółowe wyniki testów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze. Funkcjonalność akceleratora została szczegółowo opisana w komunikacie. System testujący został zoptymalizowany do współpracy z programem x.264 pracującym pod kontrolą systemu Linux i jest przeznaczony do sprzętowego wspierania kompresji wideo w standardzie HD. Ze względu na niewielki pobór mocy oraz małą powierzchnię rdzenia opisany akcelerator może łatwo zostać zintegrowany z sensorem wizyjnym.

EN

In the paper a customizable digital Discrete Cosine Transform accelerator for the H.264 video compression standard has been described. The accelerator also performs the inverse DCT, quantization and dequantization. The accelerator was initially implemented in the FPGA. It has been successfully verified, then implemented in an ASIC using the 90 nm UMC technology. Detailed test results of the accelerator ASIC were compared to other results available in the literature. Functionality of the accelerator has been described in detail in the paper. The testing system has been optimized for easy integration with the x.264 encoder software running under Linux OS and is devoted to accelerate HD video compression. Due to the low power consumption and a small area of the core described accelerator can be easily integrated with the video sensor.

5

Cyfrowy akcelerator wybranych modułów standardu kompresji wideo H.264

Kłosowski M., Pankiewicz B., Wójcikowski M.

Przegląd Elektrotechniczny

|

2014

|

R. 90, nr 9

54-57

PL

W artykule przedstawiono konfigurowalny cyfrowy akcelerator estymacji ruchu przeznaczony dla enkodera wideo standardu H.264. Akcelerator został zaimplementowany w technologii FPGA oraz w układzie ASIC w technologii UMC 90 nm. Obie implementacje zostały zweryfikowane, a szczegółowe wyniki pomiarów akceleratora ASIC zostały porównane z innymi dostępnymi w literaturze propozycjami. System został zoptymalizowany do współpracy z oprogramowaniem x.264 i jest przeznaczony do sprzętowego wspierania kompresji wideo.

EN

In the paper a configurable digital motion estimation accelerator for H.264 video compression standard has been described. The accelerator has been implemented in the FPGA and then in the ASIC using the 90 nm UMC technology. These two implementations were successfully verified. Detailed measurement results have been compared with results presented in some papers in the topic of video compression. The system has been optimized for easy integration with x.264 encoder software and is devoted to accelerate video compression.

6

An approach to adaptive 3D-DCT based motion level prediction algorithm for improved 3D-DCT video coding

Jacob A.J., Natarajan S.

Przegląd Elektrotechniczny

|

2014

|

R. 90, nr 12

95--99

EN

This paper reports an adaptive three dimensional discrete cosine transform (3D-DCT) based motion level prediction algorithm which determines the optimal cube for 3D-DCT based compression technique by analyzing the motion content of the video sequence. Irrespective of the motion levels in the video sequence the generally used cube size is [8 × 8 × 8], but the proposed algorithm reported in this paper will adaptively choose the cube size in relation to the motion level of video sequence. The effectiveness of the algorithm can be verified by performing Rate Vs distortion comparison with different motion level sequences. Peak Signal to Noise Ratio (PSNR) has been taken as a measure of distortion. Experimental results reveals that without any motion compensation technique ,the proposed 3D-DCT algorithm which adaptively selects the cube size relative to the motion content of video sequence gives better performance in terms of reduction in the data rate and speed up the encoding process compared to the existing 3D-DCT based video compression algorithm.

PL

W artykule opisano algorytm kompresji video bazujący na adaptacyjnej trójwymiarowej dyskretnej transformacie kosinusowej i przewidywaniu poziomu ruchu. W sposób adaptacyjny dobierany jest rozmiar sześcianu. Weryfikacji dokonano przez porównanie szybkości względem zniekształceń dla różnych sekwencji ruchu.

7

Sprzętowa implementacja dekodera nagłówków i dekodera CAVLC w standardzie kompresji wideo H.264/AVC

Wieczorek M., Pastuszek G.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 1

64-66

PL

Poniższy artykuł zawiera opis sprzętowej realizacji dekodera nagłówków strumienia oraz kontekstowo-adaptacyjnego dekodera kodów zmiennej długości zgodnych ze standardem kompresji wideo H.264/AVC. Przedstawiony układ jest w stanie odczytać i zdekodować parametry strumienia oraz dane sterujące poszczególnych elementów składni jak również odtworzyć bloki współczynników zapisanych przy użyciu kodera VLC. Zaprojektowany moduł został poddany syntezie zarówno dla technologii FPGA jak i ASIC a poprawność jego działania została zweryfikowana zgodnie z modelem referencyjnym JM w wersji 16. Wyniki syntezy proponowanego dekodera pokazują, iż może pracować on z częstotliwością taktowania 100MHz na układach FPGA z rodziny Stratix II, co pozwala na obsłużenie sekwencji w wysokiej rozdzielczości HDTV.

EN

This paper describes the implementation of a stream header decoder and a context-adaptive variable-length decoder in conformity with the H.264/AVC standard. This module is able to decode headers of syntax elements and to decode blocks of transform coefficients coded using context-adaptive variable-length coder. The designed module is synthesized based on FPGA and ASIC technologies and verified with the reference model JM in version 16. The implementation results show that the architecture can work at 100 MHz for FPGA Stratix II devices and can support HDTV in real time. There are two main methods of improving the CAVLC decoding process. The most common is a multi-symbol decoding architecture shown in [1], [4], and [5]. In [2] a Hierarchical logic for Look-up tables (HLLT) algorithm is proposed. It simplifies calculation of the coefficient-token parameter but generates a five-element long cascade which may reduce the speed of decoding process. In [5] also a way of grouping the coeffi-cient-token codewords is proposed. All the publications concentrate mainly on the CAVLC design and do not describe decoding of control data in detail (e.g., headers, macroblock/block types, coded block pattern, and motion vectors). The proposed binary decoder supports all the functionality of H.264/AVC High Profile, except of MBAFF mode and SEI elements. Although the architecture needs more logic gates than other analyzed designs, it enables also decoding of all syntax elements and provides much more functionality. The throughput is sufficient to support HDTV applica-tions in real time.

8

Skalowalność przestrzenno-czasowa falkowych koderów sekwencji wizyjnych

Popławski A., Zając W.

Metody Informatyki Stosowanej

|

2011

|

nr 2

113-119

EN

The significance of the wavelet analysis with motion compensation, due to numerous applications in the area of scalable video coders, has grown significantly in importance in the recent years. Wavelet-based coders are attractive alternative to popular hybrid coders (MPEG 2, H.264), due to natural feature of full scalability (temporal, spatial and SNR scalability), allowing to control the picture size and transmission bitrate [3, 8, 9, 10]. The scalability of the coders is a fundamental feature while deploying within the heterogeneous networks. In the paper results of experimental research of ompression efficiency with usage of patiotemporal scalability was presented. Tab. 1 presents experiment results as PSNR values for bitrates from 128 to 704 kbps for spatial and temporal scalability. Presented results show that wavelet video coders are suitable for scalable video coding. Despite the fact that coding efficiency decrease when scalability is used, obtained picture is correct and legible.

9

Analiza możliwości wykorzystania liniowych przekształceń geometrycznych w kompresji sekwencji wizyjnych

Skurowski P.

Studia Informatica

|

2010

|

Vol. 31, nr 1

5-18

PL

Standardowe metody kompresji sekwencji wizyjnych bazują m.in. na predykcji obrazu na podstawie wektorów przesunięć. Istnieje możliwość rozszerzenia metody i stworzenia algorytmu rekonstruującego obrazy, używającego wektorów przesunięć, kąta obrotu i współczynnika przeskalowania. Do ich poszukiwania i pasowania bloków zaproponowano użycie transformaty Mellina i Fouriera-Mellina. Funkcjonowanie i zbieżność rozwiązania zweryfikowano względem poszukiwania podobieństwa obrazów na zestawie obrazów testowych.

EN

Standard video compression algorithms are based on motion vector prediction of images. There is potential possibility for enhancement of such an approach and creating an algorithm that predict images using motion vector rotation angle and scale factor as well. As a tool for searching these parameters and block matching there were Mellin and Fourier-Mellin transform proposed. The usability of proposed solution and the convergence of searching was verified against test images.

10

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania

Pastuszak G.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

480-482

PL

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.

EN

The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

11

Architektura dekodera wideo MPEG-2 dla wymagań HDTV

Majewski D.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

508-510

PL

Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.

EN

The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.