Wyniki wyszukiwania - BazTech

1

A Graphical Modelling Editor for STARSoC Design Flow Tool Based on Model Driven Engineering Approach

Kerkouche E., Bourennane E. B., Chaoui A.

e-Informatica Software Engineering Journal

|

2018

|

Vol. 12, nr 1

9-26

EN

Background : Due to the increasing complexity of embedded systems, system designers use higher levels of abstraction in order to model and analyse system performances. STARSoC (Synthesis Tool for Adaptive and Reconfigurable System-on-Chip) is a tool for hardware/software co-design and the synthesis of System-on-Chip (SoC) starting from a high level model using the StreamsC textual language. The process behaviour is described in the C syntax language, whereas the architecture is defined with a small set of annotation directives. Therefore, these specifications bring together a large number of details which increase their complexity. However, graphical modelling is better suited for visualizing system architecture. Objectives : In this paper, the authors propose a graphical modelling editor for STARSoC design tool which allows models to be constructed quickly and legibly. Its intent is to assist designers in building their models in terms of the UML Component-like Diagram, and in the automatic translation of the drawn model into StreamsC specification. Methods : To achieve this goal, the Model-Driven Engineering (MDE) approach and well-known frameworks and tools on the Eclipse platform were employed. Conclusion : Our results indicate that the use of the Model-Driven Engineering (MDE) approach reduces the complexity of embedded system design, and it is sufficiently flexible to incorporate new design needs.

2

Designing heterogeneous reconfigurable systems : feasibility analysis, temporal partitioning and multi-processor scheduling

Popp A., Le Moullec Y., Olech B.

Elektronika : konstrukcje, technologie, zastosowania

|

2009

|

Vol. 50, nr 12

130-133

EN

In this paper we give an overview of directions of our research within the domain of heterogeneous reconfigurable systems. Our work is focused on heterogeneous signal processing architectures that consist of several processing units such as FPGAs and DSPs, where the FPGAs provide either full reconfiguration or partial reconfiguration. Although exist some scheduling methods, there is a lack of well defined methods and scheduling algorithms for architectures with several FPGAs and SW processors.

PL

W artykule przedstawiono ogólny zarys kierunków badań w zakresie projektowania niejednorodnych systemów rekonfigurowalnych. Autorzy skoncentrowali swój wysiłek na niejednorodnych architekturach systemów przetwarzania sygnałów składających się z wielu jednostek przetwarzających typu FPGA i DSP, gdzie FPGA oferują pełną lub częściową rekonfiguracje. Chociaż istnieją metody planowania rozlokowywania zadań w czasie dla A) rekonfigurowalnych systemów zawierających jeden układ FPGA i jeden procesor standardowy, a także B) niejednorodnych systemów wieloprocesorowych standardowych, to jednak brakuje dopracowanych metod i algorytmów planowania zadań w czasie dla systemów zawierających więcej niż jeden układ FPGA oraz pewną liczbę procesorów standardowych. Jest to powód zainteresowania badawczego autorów, u którego podstaw leży rozwinięcie podejścia z punktów A) oraz B). W szczególności, zamiar dotyczy problemu czasowego rozlokowywania zadań oraz planowania zadań w niejednorodnych systemach wieloprocesorowych.

3

Kosynteza rozproszonych systemów wbudowanych metodą programowania genetycznego

Deniziak S., Górski A.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

472-474

PL

W pracy zaprezentowana jest nowa metoda kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazująca na metodzie programowania genetycznego. Przedstawione są propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na drodze ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. W odróżnieniu od tradycyjnego podejścia genetycznego w metodzie programowania genetycznego (DGP) operuje się nie bezpośrednio na cechach rozwiązania (czyli tzw. fenotypach) ale na genotypach odpowiadających za tworzenie rozwiązań o wskazanych cechach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody DGP również w zakresie kosyntezy.

EN

This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples. According to our best knowledge it is the first DGP approach that deals with the hardware-software co-synthesis.

4

Kosynteza systemów SOC metodą rozwojowego programowania genetycznego

Deniziak S., Górski A.

Czasopismo Techniczne. Informatyka

|

2008

|

R. 105, z. 1-I

19-32

PL

W niniejszym artykule zaprezentowano nową metodę kosyntezy systemów wbudowanych specyfikowanych za pomocą grafów zadań, bazującą na metodzie programowania genetycznego. Przedstawiono propozycje reprezentowania procesu konstrukcji takiego systemu w formie drzewa stanowiącego tzw. genotyp. Następnie na skutek ewolucji (krzyżowania, mutacji, selekcji) generowane są kolejne "pokolenia" drzew, konstruujących systemy o coraz lepszych parametrach. Przedstawione wyniki wykonanych eksperymentów świadczą o dużych możliwościach metody RPG również w zakresie kosyntezy.

EN

This work presents a novel approach to hardware-software co-synthesis of distributed embedded systems, based on the developmental genetic programming. Unlike other genetic approaches where chromosomes represent solutions, in our method chromosomes represent system construction procedures. Thus, not the system architecture but the co-synthesis process is evolved. Finally a tree describing a construction of the final solution is obtained. The optimization process will be illustrated with examples.

5

Optymalizacja realizacji układowej hierarchicznych sieci Petriego

Stasiak A.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 5

108-110

PL

Projektowanie wysokiego poziomu systemów cyfrowych dotyczy szeregu aspektów związanych bezpośrednio z wybraną metodologią projektowania, modelem formalnym, algorytmami syntezy sprzętowej i programowej opisu behawioralnego. Rozważając sieci Petriego jako model formalny projektowanego systemu, szczególnie interpretowane hierarchiczne sieci Petriego, projektant ma do dyspozycji bogaty zbiór algorytmów analizy formalnej, metod syntezy programowej i sprzętowej. Jednak znane rozwiązania dotyczą przede wszystkim opisu zachowania funkcjonalnego sterowników logicznych, gdzie miejsce sieci reprezentuje logiczną operację przypisania poziomu '0' lub '1' do wyjścia układu (jeden bit lub wektor). Zauważalny jest jednak brak propozycji naukowych wspierających projektowanie systemu opisanego sieciami Petriego, gdzie w miejscu sieci realizowane są złożone instrukcje arytmetyczne lub logiczne. Przykładem sieci Petriego wspierającej w pełni projektowanie systemu sprzętowo-programowego jest siec PNHSDM (ang. Petri Net for Hardware So-ftware Digital Microsystem). Artykuł w sposób ogólny przedstawia model formalny sprzętowo-programowych sieci Petriego PNSHDM, skupiając się szczególnie na metodzie optymalizacji algorytmu syntezy sprzętowej sieci PNHSDM do reprogramowalnych układów FPGA. W pracy podjęto tematykę szeregowania zadań (ASAP, ALAP). Rozwiązano problem systemu przełączania sprzętowych modułów wykonawczych w kontekście planowanych do wykonania zadań. Wyznaczono wzór pozwalający na oszacowanie kosztów realizacji sprzętowej systemu przełączania, który zależny jest od liczby instancjacji i złożoności harmonogramowanej instrukcji.

EN

The high level designing concerns several aspects that are directly related to the designing methodology as well as formal model definition, hardware/software synthesis algorithms, etc. When a Petri nets are considered as a formal model of developing system, especially hierarchical interpreted Petri nets, then a designer has a lot of ready to use and very well documented algorithms dedicated for formal verification, hardware and software synthesis, transformations, etc. However, most of the know solutions for Petri nets concerns designing logic controllers, where a one net place implements simple assigning operation of logical state to the output. There is lack of solutions that use a Petri nets to formalize and describe really system, where a place implements complex algebraic or logic functions. A formal model based on Petri nets for hardware-software digital microsystems (PNHSDM) has been elaborated to eliminate this gap. This paper shortly describes PNHSDM model, but author have concentrate on optimization of hardware Petri nets synthesis algorithm that is responsible to translate functional description into VHDL-RTL language. This approach takes into consideration task scheduling (ASAP, ALAP), presents elaborated solution of switching system for PNHSDM Petri nets as well as provides static hardware cost estimations of the switching system.

6

Metody walidacji i weryfikacji specyfikacji funkcjonalnej mikrosystemu cyfrowego

Stasiak A., Skowroński Z.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 5

111-113

PL

Proces projektowy systemów cyfrowych, a w szczególności zintegrowanych sprzętowo-programowych mikrosystemów cyfrowych realizowanych z wykorzystaniem platformy SOPC, nie może być zakończony pomyślnie bez przeprowadzenia sprawdzenia i korekcji ewentualnych błędów projektowych. Do tego celu stosuje się metody walidacji zapisu specyfikacji funkcjonalnej zachowania systemu oraz metody weryfikacji funkcjonalnej projektowanego modelu. W artykule scharakteryzowano oraz omówiono opracowane na Uniwersytecie Zielonogórskim metody i oprogramowanie do walidacji i weryfikacji funkcjonalnej specyfikacji funkcjonalnej modelu opisanej sieciami Petriego.

EN

The design process of the today digital systems, especially integrated hardware-software digital microsystems for SOPC platform, can not be finalized successfully without the verification and debug process. To meet the product requirements, like: system functionality, system stability, time-to-market, project costs, etc; there has to be performed several validation and/or verification tasks to confirm the finale model behaviour with initial/input functional specification. This paper describes validation and verification methods as well as software/tools elaborated and developed at University of Zielona Góra, by the Computing and Engineering Department.

7

Evaluating the Kernighan-Lin heuristic for hardware/software partitioning

Mann Z. Á., Orbán A., Farkas V.

International Journal of Applied Mathematics and Computer Science

|

2007

|

Vol. 17, no 2

249-267

EN

In recent years, several heuristics have been proposed for the hardware/software partitioning problem. One of the most promising directions is the adaptation of the Kernighan-Lin algorithm. The Kernighan-Lin heuristic was originally developed for circuit partitioning, but it has been adapted to other domains as well. Moreover, numerous improvements have been suggested so that now several variants of the original algorithm exist. The aim of this paper is to systematically evaluate the possibilities of applying the Kernighan-Lin heuristic to hardware/software partitioning. It is investigated in detail which versions of the heuristic work well in this context. Since hardware/software partitioning also has several formulations, it is also discussed how the problem formulation affects the applicability of this heuristic. Furthermore, possibilities of efficient implementations of the algorithm—by using appropriate data structures—are also presented. These investigations are accompanied by numerous empirical test results.

8

Model formalny sprzętowo-programowych systemów cyfrowych

Stasiak A., Skowroński Z.

Pomiary Automatyka Kontrola

|

2006

|

R. 52, nr 6 bis

17-19

PL

Projektowanie sprzętowo-programowych zintegrowanych systemów cyfrowych jest jedną z najnowszych i wciąż rozwijanych technologii projektowania systemów osadzonych. Innowacja polega na zmianie punktu decyzyjnego w procesie projektowym, tj. punktu podziału systemu na dwie części: sprzęt i program. Podczas procesu projektowego, który operuje na modelu pośrednim systemu, decyzja podziału jest opóźniana tak długo jak to możliwe. W chwili, gdy znane są wszelkie aspekty dotyczące wydajności i ograniczeń analizowanego systemu (takich jak: czas, koszty, interfejs wewnętrzny, i inne), wówczas możliwy jest właściwy podział systemu na część programową i sprzętową. Projektowanie heterogenicznych systemów z wykorzystaniem metodologii projektowania zintegrowanego, wymaga posługiwania się sformalizowanym, matematycznym modele formalnym, który jest pryzmatem budowy modelu pośredniego systemu. Artykuł prezentuje nowy model formalny bazujący na sieciach Petriego, dedykowany dla heterogenicznych systemów zintegrowanych.

EN

The hardware/software co-design is the one of a few newest and still under development design technologies dedicated for embedded systems. The innovation depends on change of the point decision in the design flow, which the design flow concerns system partitioning process. The partitioning decision is delayed as long as it is possible while processing decomposition operations on permanently integrated design. The decision is taken, when there are known all detailed data about possibilities and limitations of analyzed system, e.g.: time, costs, interconnections, etc. To design heterogonous system using hardware-software co-design methodology, there is required (good) formulated, mathematic model that describes complete system functionality, its properties and configuration. This paper presents a new formal model for hardware-software digital systems based on Petri nets.

9

Środowisko APSI wspomagające prototypowanie heterogeniczne modułów zawierających układy FPGA

Jamro E., Wiatr K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 1

89-113

PL

Niniejszy artykuł opisuje system APSI (ang. Advanced Programmable Systems Interface) wspomagający projektowanie i uruchamianie modułów sprzętowych zawierających układ programowalny FPGA. Moduł sprzętowy jest kontrolowany za pomocą komputera PC oraz odpowiedniego środowiska programowego, przez co konieczne stało się zastosowanie heterogenicznego podejścia podczas projektowania, symulacji i testowania. Omawiany system składa się z czterech części: programowej, sprzętowej, symulacyjnej oraz testującej. W ramach części programowej zaproponowano dedykowany język skrypt APSI oraz jego interpreter ułatwiający komunikowanie się z poziomu komputera PC z modułem sprzętowym. W ramach części sprzętowej zaprojektowano moduły sprzętowe, napisane głównie w języku opisu sprzętu VHDL, umożliwiające łatwe komunikowanie się z innymi modułami kompatybilnymi z magistralą Wishbone lub magistralą OPB i środowiskiem EDK. W ramach części symulacyjnej zaproponowano procedurę symulacji heterogenicznej, umożliwiającą łatwą kosymulację dwóch niezależnych wspomnianych powyżej platform: programowej i sprzętowej. Aby umożliwić łatwe testowanie uruchamianych projektów sprzętowych zaprojektowano wewnętrzny analizator stanów logicznych LA_RCS, który umożliwia rejestrowanie i wizualizację przebiegów sygnałów wewnątrz układu FPGA. Środowisko APSI stanowi kompletny system zaproponowany i zaprojektowany w całości przez autorów niniejszej pracy. Zaproponowane oryginalne rozwiązania mogą stanowić podstawę do budowy lub modyfikacji podobnych systemów.

EN

This paper describes the Advanced Programmable System Interface (APSI), dedicated for FPGA-based boards connected to a PC. The APSI includes: the interpreter for dedicated script language to efficiently communicate with a FPGA-based board; heterogeneous hardware-software co-simulation to simulate either PC or hardware (FPGA-based board) sides; and internal logic state analyzer. The whole APSI system has been design by the authors and significantly seeds up development cycle for the FPGA-based designs. The proposed system contains several novel ideas, e.g. the concept of hardware-software co-simulation, internal logic state analyzer with data compression, clock enable and VHDL-based interface.