Wyniki wyszukiwania - BazTech

1

FPGA based real-time epileptic seizure prediction system

Cosgun Ercan, Çelebi Anil

Biocybernetics and Biomedical Engineering

|

2021

|

Vol. 41, no. 1

278--292

EN

The development of systems that can predict epileptic seizures in real-time offers great hope for epilepsy patients. These systems aim to prevent accidents that patients may experience caused by the loss of consciousness during seizures. Therefore, patients must use real-time epileptic seizure prediction systems that do not interfere with their daily activities. In this study, using the unipolar EEG data from a surface electrode, a patient-specific estimation system is implemented in real-time on a system on chip (SoC) that contains an embedded processor and programmable logic blocks. The European epilepsy database EPILEPSIAE is used in the scope of this work. In the proposed system, pre-processing is applied to the EEG data. Then, the features of the data in the frequency domain are extracted. The classifier model is trained with the RusBoosted Tree cluster classifier, which is a machine learning algorithm. Testing is carried out using the proposed classification model. Threshold values are determined, and then false alarms and erroneous classifications are prevented by post-processing. At the end of the tests, prediction success, sensitivity (SEN), Specificity (SPE), False Prediction Rate (FPR), and prediction times are obtained as 77.30%, 95.94%, 0.041 h_1, and 33.23 min, respectively. The proposed system outperforms other studies in the liter-ature in the number of electrodes, real-time operation, hardware/software architecture, and FPR performance. A wearable seizure prediction system seems to be commercialized according to the results achieved in this study.

2

Ato choose variants of hardware architecture for the SWPL-1 helmet-mounted display system

Michalak S., Kowalczyk H., Szelmanowski A., Borowski J.

Journal of KONES

|

2018

|

Vol. 25, No. 4

285--292

EN

The paper presents the structure and basic properties of the SWPL-1 helmet-mounted flight parameter display system, constructed for the Mi-17 helicopter with analogue systems and on-board instruments. It describes the basic components of the SWPL-1 system and on board components cooperating with the SWPL-1 system necessary to ensure the imaging system’s operation (including the ADU-3200 central unit for aerodynamic data and the GPS-155XL satellite signals receiver). It presents the architecture, the principle of operation, and the main constituents of the SWPL-1 helmet-mounted flight parameter system, as well as the standards of data transmission used in digital communication between the SWPL-1 system and on-board systems (installed on the Mi-17 helicopter). It describes the scope and manner of pilot and navigation data presentation as well as control of drive unit operation parameters in detail. It presents selected optimization methods for tasks executed in the helmet mounted system’s life cycle. The particular stages of the life cycle were described in detail, from the earliest stages of needs identification, through the analytic and conceptual phase, then the implementation stage, and ending with the operation stage. It introduces tasks for optimization and related methods into the process of creating the new system at every stage of its implementation. It presents one of the methods of multi-criteria optimization based on the experts’ assessment of choice of a variant of the helmet-mounted flight parameter display system’s hardware architecture in detail.

3

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania

Pastuszak G.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

480-482

PL

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.

EN

The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

4

Architektura dekodera wideo MPEG-2 dla wymagań HDTV

Majewski D.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

508-510

PL

Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.

EN

The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.