Wyniki wyszukiwania - BazTech

1

Comparative analysis of low power implementation for AES algorithm in ARTIX 7 FPGA & ASIC

Manoj G., Roopa Jayasingh J., Divya P. S., Saravanan K.

Przegląd Elektrotechniczny

|

2023

|

R. 99, nr 6

23--26

EN

Encryption is a mandate in today’s information sharing based society. Various Algorithms have been proposed and used to implement encryption. The AES algorithm is one such encryption algorithm widely known for its faster encryption speeds and withstanding ability against cyberattacks. Its resilience comes from the fact that it can use 128 or 192- or 256-bit keys to encrypt 128, 192 or 256 bit plain text. The AES algorithm has been implemented in ASIC and FPGA to realize the best practices for the implementation of the algorithm for efficient usage. The power, area and timing analysis from both implementations have been compared to infer the best implementation strategy. The experimental results indicate that care has to be taken to reduce switching activity of signals which were observed to be the primary contributor of dynamic power consumption. Recommendations have been included to reduce signal switching power consumption during Logic BIST designs for the algorithm. The power analysis show that ASIC implementation of the AES algorithm would be much more beneficial in comparison to ARTIX 7 FPGA implementation.

PL

Szyfrowanie jest obowiązkiem w dzisiejszym społeczeństwie opartym na wymianie informacji. Zaproponowano i wykorzystano różne algorytmy do implementacji szyfrowania. Algorytm AES jest jednym z takich algorytmów szyfrowania, powszechnie znanym z większej szybkości szyfrowania i odporności na cyberataki. Jego odporność wynika z faktu, że może używać kluczy 128-, 192- lub 256-bitowych do szyfrowania zwykłego tekstu 128, 192 lub 256-bitowego. Algorytm AES został zaimplementowany w ASIC i FPGA, aby zrealizować najlepsze praktyki implementacji algorytmu w celu efektywnego wykorzystania. Porównano analizę mocy, obszaru i czasu z obu wdrożeń, aby wywnioskować najlepszą strategię wdrożenia. Wyniki eksperymentów wskazują, że należy zwrócić uwagę na zmniejszenie aktywności przełączania sygnałów, które były głównymi sprawcami dynamicznego poboru mocy. Uwzględniono zalecenia dotyczące zmniejszenia poboru mocy przy przełączaniu sygnału podczas projektowania logiki BIST dla algorytmu. Analiza mocy wykazała, że implementacja ASIC algorytmu AES byłaby dużo bardziej korzystna w porównaniu z implementacją ARTIX 7 FPGA.

2

An Efficient Classification of Hyperspectral Remotely Sensed Data Using Support Vector Machine

Mahendra H. N., Mallikarjunaswamy S.

International Journal of Electronics and Telecommunications

|

2022

|

Vol. 68. No. 3

609--617

EN

This work present an efficient hardware architecture of Support Vector Machine (SVM) for the classification of Hyperspectral remotely sensed data using High Level Synthesis (HLS) method. The high classification time and power consumption in traditional classification of remotely sensed data is the main motivation for this work. Therefore presented work helps to classify the remotely sensed data in real-time and to take immediate action during the natural disaster. An embedded based SVM is designed and implemented on Zynq SoC for classification of hyperspectral images. The data set of remotely sensed data are tested on different platforms and the performance is compared with existing works. Novelty in our proposed work is extend the HLS based FPGA implantation to the onboard classification system in remote sensing. The experimental results for selected data set from different class shows that our architecture on Zynq 7000 implementation generates a delay of 11.26 μs and power consumption of 1.7 Watts, which is extremely better as compared to other Field Programmable Gate Array (FPGA) implementation using Hardware description Language (HDL) and Central Processing Unit (CPU) implementation.

3

Analysis of FPGA accelerator architecture for Fast Statistical Convolutional Neural Network in real time Emotional Recognition System

Immanuel Samson J., Manoj G., Prince Shajin, Du John Victor H.

Przegląd Elektrotechniczny

|

2021

|

R. 97, nr 7

132--134

EN

Deep learning, an artificial intelligence area that emerged as a consequence of later developments in computerized innovation and the accessibility of data knowledge, has demonstrated its skill and adequacy in coping with complex learning problems that were previously unthinkable. (CNNs). Convolution neural network has shown the feasibility of emotional detection and acknowledging unique applications. In any case, concentrated processor activities and memory transfer speed are required, which causes general CPUs to fall short of achieving optimal execution levels. Following that, equipment quickening agents using General Processing Units (GPUs), Field Programmable Gate Array (FPGAs), and Application Specific Integrated Circuits (ASICs) were used to increase the throughput of CNNs. In addition, we include rules for improving the use of FPGAs for CNN speedup. The proposed algorithm is implemented on an FPGA platform, and results show that emotions regonition utterances of 1.25s are found in 1.85ms, consuming 85% of the resources. This illustrates the suitability of our approach for real-time Emotional Recognition device applications.

PL

Deep learning, dziedzina sztucznej inteligencji, która pojawiła się w wyniku późniejszych postępów w skomputeryzowanych innowacjach i dostępności wiedzy na temat danych, dowiodła swoich umiejętności i adekwatności w radzeniu sobie ze złożonymi problemami uczenia się, które wcześniej były nie do pomyślenia. Neuronowa sieć konwolucyjna wykazała wykonalność wykrywania emocji i rozpoznawania wyjątkowych zastosowań. W każdym razie wymagane są skoncentrowane działania procesora i szybkość transferu pamięci, co powoduje, że ogólne procesory nie osiągają optymalnych poziomów wykonania. W celu zwiększenia przepustowości CNN, zastosowano środki przyspieszające sprzętu, wykorzystujące jednostki przetwarzania ogólnego (GPU), programowalną macierz bramek (FPGA) i układy scalone specyficzne dla aplikacji (ASIC).. Proponowany algorytm jest zaimplementowany na platformie FPGA, a wyniki pokazują, że wypowiedzi regonacji emocji o długości 1,25s znajdują się w czasie 1,85 ms, co pochłania 85% zasobów. To ilustruje przydatność naszego podejścia do aplikacji urządzeń do rozpoznawania emocji w czasie rzeczywistym

4

FPGA based real-time epileptic seizure prediction system

Cosgun Ercan, Çelebi Anil

Biocybernetics and Biomedical Engineering

|

2021

|

Vol. 41, no. 1

278--292

EN

The development of systems that can predict epileptic seizures in real-time offers great hope for epilepsy patients. These systems aim to prevent accidents that patients may experience caused by the loss of consciousness during seizures. Therefore, patients must use real-time epileptic seizure prediction systems that do not interfere with their daily activities. In this study, using the unipolar EEG data from a surface electrode, a patient-specific estimation system is implemented in real-time on a system on chip (SoC) that contains an embedded processor and programmable logic blocks. The European epilepsy database EPILEPSIAE is used in the scope of this work. In the proposed system, pre-processing is applied to the EEG data. Then, the features of the data in the frequency domain are extracted. The classifier model is trained with the RusBoosted Tree cluster classifier, which is a machine learning algorithm. Testing is carried out using the proposed classification model. Threshold values are determined, and then false alarms and erroneous classifications are prevented by post-processing. At the end of the tests, prediction success, sensitivity (SEN), Specificity (SPE), False Prediction Rate (FPR), and prediction times are obtained as 77.30%, 95.94%, 0.041 h_1, and 33.23 min, respectively. The proposed system outperforms other studies in the liter-ature in the number of electrodes, real-time operation, hardware/software architecture, and FPR performance. A wearable seizure prediction system seems to be commercialized according to the results achieved in this study.

5

Technology of Real-World Analyzers (TAUR) and its practical application

Jung J., Kiełbik R., Hałagan K., Polanowski P., Sikorski A.

Computational Methods in Science and Technology

|

2020

|

Vol. 26, No. 3

69--75

EN

The article describes the most important details of the project for reconfigurable construction of dedicated electronic machines intended for performing analyses of phenomena that occur in multi-component systems containing at least several million mutually interacting elements. Devices built in the presented technology can be characterized by the use of reconfigurable integrated circuits, spatial construction ensuring scalability, a redundant panel system as well as specially developed data transmission and work control systems. Machines work in a parallel manner and can solve problems in various fields of science and technology by competing with the speed of data processing with the latest supercomputing systems. As an example, we present details of the ARUZ machine containing 26,000 FPGAs, which was made using this technology.

6

Realizacja sprzętowego generatora indeksów z wykorzystaniem filtru Blooma

Mazurkiewicz Tomasz

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2019

|

nr 3

61--66

PL

Funkcje generowania indeksów są wykorzystywane przede wszystkim do wyszukiwania wzorców w dużych zbiorach danych. Spowodowało to znaczny wzrost zainteresowania efektywną realizacją tych funkcji w czasach dynamicznego rozwoju technologii, takich jak np. Big Data. W literaturze przedstawiono wiele algorytmów skutecznie minimalizujących tego typu funkcje. Równocześnie zaproponowano metody ich sprzętowej realizacji. W ramach niniejszej pracy przedstawiono możliwość implementacji funkcji generowania indeksów z wykorzystaniem struktury probabilistycznej - filtru Blooma. Pokazano, że kosztem wprowadzenia niewielkiego prawdopodobieństwa otrzymania wyniku fałszywie pozytywnego, możliwa jest efektywna implementacja proponowanego rozwiązania. W tym celu przedstawiono ideę filtru Blooma z pojedynczą funkcją skrótu. Uzyskane wyniki dowodzą, że opisana struktura zapewnia mniejsze wykorzystanie pamięci od rozwiązania opisywanego w literaturze. Mimo że konieczne jest zrealizowanie dodatkowych obliczeń, w pracy pokazano, że mogą być one efektywnie zrealizowane w układach FPG A.

EN

Index generation functions are primarily used for pattern matching in large data sets. Efficient implementation of these functions is attracting significant interest due to the dynamic development of technologies such as Big Data. In the literature many algorithms were presented that efficiently minimize these functions. At the same time, methods of efficient hardware implementation have been proposed. In this paper, the possibility of implementing index generation functions using the probabilistic structure, i.e. a B loom filter, was analyzed. We show that at the cost of a small probability of a false positive result, it is possible to efficiently implement the proposed method. Furthermore, the idea of an One-Hashing Bloom filter is presented. The obtained results prove that the described structure provides lower memory usage than the structure described in the literature. Even though it requires additional computations, we prove that these operations can be efficiently implemented using FPG A devices.

7

The low-area FPGA design for the post-quantum cryptography proposal Round5

Andrzejczak Michał

Annals of Computer Science and Information Systems

|

2019

|

Vol. 18

213--219

EN

Post-Quantum Cryptography (PQC) is getting attention recently. The main reason of this situation is the announcement by the U.S. National Institute for Standard and Technology (NIST) about an opening of the standardization process for PQC. Recently NIST published a list of submissions qualified to the second round of this process. One of the selected algorithms is Round5, offering a key encapsulation mechanism (KEM) and public key encryption (PKE). Due to high complexity of post-quantum cryptosystems, only a few FPGA implementations have been reported to date. In this paper, we report results for low-area purely-hardware implementation of Round5 targeting low-cost FPGAs.

8

Remote programming and reconfiguration system for embedded devices

Michalec Tomasz, Wojczuk Maksymilian, Brzoza-Woch Robert, Szydło Tomasz

Annals of Computer Science and Information Systems

|

2019

|

Vol. 18

467--470

EN

This article presents a concept of a system which can be utilized as a remote management add-on for embedded devices. It can be applied to resource-constrained wireless sensors and IoT nodes based on a general purpose microcontroller unit or a field programmable gate array (FPGA) chip. The proposed solution facilitates remote firmware update, management, and operation monitoring. Thanks to the utilization of standard protocols and interfaces, the proposed system is very flexible and it can be easily customized for multiple modern microcontrollers or programmable logic chips. The presented system can be an efficient solution for fast prototyping and it can be an alternative to a time-consuming process of bootloader development for ad hoc devices. It can also be applied to remote laboratory access for educational purposes. A proof of concept prototype implementation has been successfully developed and evaluated. The implementation is available on a free license and utilizes a commonly available and inexpensive hardware platform.

9

From the Dynamic Lattice Liquid Algorithm to the Dedicated Parallel Computer – mDLL Machine

Jung J., Kiełbik R., Rudnicki K., Hałagan K., Polanowski P., Sikorski A.

Computational Methods in Science and Technology

|

2018

|

Vol. 24, No. 4

235--247

EN

The designing, production and testing of the mDLL machine led to the development of such a structure in which operational cells (e.g. KDLL) were located in the nodes of a three-dimensional torus network and the device was scalable. Thus, the future expansion of this device with additional Printed Circuit Boards (PCB) will not result in lengthened wire connections between Field-Programmable Gate Arrays (FPGA) or slow down the operation of the machine. The conducted tests confirmed the correctness of the adopted design assumptions and showed that by using mDLL one can effectively perform molecular simulations. Despite some structural shortcomings, the mDLL machine was a prototype that has already been sufficiently tested to allow the technology used in it to be used to build a device with a number of 1 million to 5 million KDLL cells. Such a device would already be suitable for simulating multi-particle systems with unprecedented speed.

10

Od algorytmu dynamicznej cieczy sieciowej do dedykowanego komputera równoległego II – maszyna mDLL

Jung J., Kiełbik R., Rudnicki K., Polanowski P.

Przegląd Elektrotechniczny

|

2017

|

R. 93, nr 11

162--170

PL

W artykule opisano złożenia projektowe, budowę i realizację maszyny przeznaczonej do symulacji zjawisk zachodzących w wieloskładnikowych układach molekularnych. Przedstawiony system elektroniczny zbudowano przy użyciu programowalnych układów scalonych FPGA (w j. ang. Field Programmable Gate Array). W maszynie zaimplementowano model dynamicznej cieczy sieciowej (ang. dynamic lattice liquid - DLL) i wykonano testy jej działania.

EN

The article describes the assumption of design, construction and implementation of a machine intended to simulate the phenomena occurring in complex molecular systems. Presented electronic system was built with the Field Programmable Gate Array (FPGA). In the machine was implemented a model of Dynamic Lattice Liquid (DLL) and the tests of the device operation was performed.

11

Modeling and reliability analysis of three phase z-source AC-AC converter

Prasad H., Maity T.

Archives of Electrical Engineering

|

2017

|

Vol. 66, nr 4

731--743

EN

This paper presents the small signal modeling using the state space averaging technique and reliability analysis of a three-phase z-source ac-ac converter. By controlling the shoot-through duty ratio, it can operate in buck-boost mode and maintain desired output voltage during voltage sag and surge condition. It has faster dynamic response and higher efficiency as compared to the traditional voltage regulator. Small signal analysis derives different control transfer functions and this leads to design a suitable controller for a closed loop system during supply voltage variation. The closed loop system of the converter with a PID controller eliminates the transients in output voltage and provides steady state regulated output. The proposed model designed in the RT-LAB and executed in a field programming gate array (FPGA)-based real-time digital simulator at a fixedtime step of 10 μs and a constant switching frequency of 10 kHz. The simulator was developed using very high speed integrated circuit hardware description language (VHDL), making it versatile and moveable. Hardware-in-the-loop (HIL) simulation results are presented to justify the MATLAB simulation results during supply voltage variation of the three phase z-source ac-ac converter. The reliability analysis has been applied to the converter to find out the failure rate of its different components.

12

Implementacja multiplikatywnych generatorów kongruencyjnych z modulnikiem w układzie FPGA

Jaworski M., Jessa M.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 12

14-16

PL

W pracy opisano uniwersalną metodę implementacji rodziny generatorów pseudolosowych bazujących na multiplikatywnym generatorze kongruencyjnym z modulnikiem 231 -1. Algorytm optymalizuje zarówno operację modulo jaki i operację mnożenia. Projekt został przygotowany w języku Verilog i zaimplementowany w układzie programowalnym FPGA (ang. Field Programmable Gate Array) o symbolu XC6SLX45 firmy Xilinx. Pojedynczy generator zajmuje około 130 komórek typu Slice i może wytwarzać ciąg pseudolosowy o szybkości 4.169 Gbits na sekundę. Zaimplementowany generator nie jest generatorem bezpiecznym, ale może zostać wykorzystany w kryptografii po dodatkowym przetworzeniu ciągu wyjściowego.

EN

A universal hardware implementation of a pseudorandom number generators family based on a multiplicative congruential generator (MCG) with modulus 231 -1 has been proposed in this paper. The proposed algorithm optimizes both the multiplication and modulo 231 -1 operation. The design was prepared in Verilog and implemented in Xilinx Field Programmable Gate Array (FPGA) device XC6SLX45. A single generator takes up about 130 slices and can produce up to 4.169 Gbits per second. Implemented generators are not secure themselves, but they can be used in cryptography with additional processing and by using several different generators in parallel.

13

Synthesis of FSMs Based on Architectural Decomposition with Joined Multiple Encoding

Bukowiec A.

International Journal of Electronics and Telecommunications

|

2012

|

Vol, 58, No. 1

35-41

EN

The method of synthesis of the logic circuit of finite state machine (FSM) with Mealy's outputs is proposed in this paper. Proposed method is based on the innovate encoding of microinstructions split into subsets. Code of microinstruction is represented as a part of current state code and code of microinstruction inside of current subset. It leads to realization of FSM as s double-level structure. It leads to diminishing of number of variables required for encoding of microinstructions. Such approach permits to decrease the number of required outputs of combinational part of FSM.

14

Syntezer sygnałów złożonych na bazie układów FPGA

Łuszczyk M.

Elektronika : konstrukcje, technologie, zastosowania

|

2011

|

Vol. 52, nr 3

135-142

PL

W artykule zaprezentowano projekt układu syntezy radarowego sygnału złożonego na bazie układów programowalnych FPGA (komercyjnie dostępnych układów ewaluacyjnych typu COTS) w dwóch wersjach funkcjonalnych: układu bezpośredniej syntezy cyfrowej (DDS) oraz bezpośredniego adresowania komórek pamięci (direct mapping). Założenia funkcjonalne cyfrowego syntezera zostały formułowane pod kątem realizacji układu generacji jako źródła różnego rodzaju sygnałów użytkowych (sygnały ciągłe, sygnały impulsowe proste oraz sygnały impulsowe złożone o zmiennych parametrach czasowych i częstotliwościowych) na potrzeby radaru programowalnego (SDR). Generowane sygnały zostały poddane badaniom określającym ich jakość w świetle opracowanych metod weryfikacji i wskaźników jakości tj. poziom szumów fazowych, jitter czasowy, poziom sygnałów harmonicznych i sygnałów pasożytniczych w widmie sygnałów użytkowych.

EN

This paper discusses the design and development of a FPGA-based chirp generator for Synthetic Aperture Radar (SDR), which is the latest trend in radar development. High-speed digital-to-analog converters along with modern FPGA chips and fast digital signal processors DSP allow for maximum flexibility in digital radar design and waveform synthesis. Complex radar signal (LFM] and auxiliary signal (i. e. clock signal) synthesizer based on COTS components is presented. The quality of generated signal in aspect of phase stability and time jitter are measured and compared with analog source (i.e. crystal oscillator) and digital source (DDS).

15

Porównanie metod dynamicznej rekonfiguracji analogowych oraz cyfrowych matryc programowalnych

Mocha J.

Elektronika : konstrukcje, technologie, zastosowania

|

2010

|

Vol. 51, nr 9

55-58

PL

W artykule przedstawiono zestawienie najistotniejszych różnic i podobieństw w mechanizmach oraz dostępnych metodach dynamicznej częściowej rekonfiguracji (ang. partial dynamie reconfiguration) programowalnych matryc analogowych FPAA oraz cyfrowych układów programowalnych FPGA. Dynamiczna częściowa rekonfiguracja układów programowalnych oferuje projektantowi niespotykane dotychczas możliwości efektywnego wykorzystania zasobów układu programowalnego oraz możliwości konstrukcyjne, np. budowę układów adaptacyjnych.

EN

The paper presents a summary of the most important differences and similarities between mechanisms, and available methods of partial dynamic reconfiguration in Field Programmable Gate Arrays (FPGA-s), and Field Programmable Analog Arrays (FPAA-s). Dynamic partial recinfiguration offers the designer new possibilities of efficient utilisation of resources in a programmable device, and enables implementation of new methods and approaches, not available so far, e. g. adaptive algorithms.

16

Structural decomposition of microprogrammed controllers

Wiśniewski R., Barkalov A.

Electronics and Telecommunications Quarterly

|

2009

|

Vol. 55, No 2

215-241

EN

The paper focuses on the structural decomposition of control units. Eight methods of compositional microprogram control units are described and compared. Proposed solutions can be divided into two main groups. The first one deals with CMCUs with mutual memory, where the internal code of the controller is recognized by the microinstruction address. The second group of presented methods is based on control units with sharing codes, where the microinstruction address is formed as a concatenation of codes generated by the counter and by the register. The aim of all proposed solutions is to reduce the number of logic blocks of the destination programmable device.

17

Projektowanie topografii systemów VLSI. Cz. 4. Symulowane wyżarzanie, sieci neuronowe

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 4

697-727

PL

Niniejsza praca jest czwartą, ostatnią częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. Modułem jest fragment systemu wyodrębniony ze względu na pełnioną funkcję. Praca jest poświęcona algorytmowi symulowanego wyżarzania oraz sieciom neuronowych. Przedstawiono dokładny opis algorytmu symulowanego wyżarzania oraz sposób zastosowania algorytmu do rozmieszczania modułów. Programy wykorzystujące algorytm symulowanego wyżarzania zostały szczegółowo opisane. W tym celu scharakteryzowano następujące programy rozmieszczania: TimberWolf, MGP, MPG-MS, VPR. Następnie, opisano sposób zastosowania sieci samoorganizującej się oraz sieci Hopfielda w optymalizacji topografii układów VLSI. Przedstawiono rezultaty rozmieszczania modułów otrzymane z użyciem sieci Hopfielda. Następnie, scharakteryzowano inne metody stosowane podczas rozmieszczania modułów: algorytmy genetyczne, strategie ewolucyjne, schemat rozmieszczanie-planowanie topografii-rozmieszczanie, programy dla układów 3D VLSI oraz sprzętowe metody rozwiązania problemu rozmieszczania modułów. Porównano metody rozmieszczania modułów przedstawione w przeglądzie.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper is the fourth part of the survey of the cell placement techniques for digital VLSI circuits. In this part of the survey, the simulated annealing algorithm and neural networks are presented. An application of the simulated annealing algorithm to the cell placement problem is described. Nowadays the tools used for the cell placement, which utilize the presented algorithms are characterized: TimberWolfSC, TimberWolfMC, MGP, MPG-MS, VPR. Then, applications of neural networks to the cell placement problem are described. A self-organizing network and Hopfield network for the cell placement problem are presented. Some circuit layouts generated by using the Hopfield network are presented. Applications of a genetic algorithm, evolutionary strategy, three-stage placement-floorplanning-placement flow and special purpose hardware for the cell placement are described. Tools used for the 3D VLSI cell placement are characterized. Some conclusions concerning described techniques and tools are presented.

18

Projektowanie topografii systemów VLSI. Cz. 1, Style i etapy projektowania, rozmieszczanie modułów

Nagórny Z., Kos A.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 3

451-468

PL

Projektowanie układów VLSI wymaga stosowania systemów projektowania wspomaganych komputerowo. Niniejsza praca jest pierwszą częścią przeglądu metod rozmieszczania modułów, stosowanych podczas projektowania topografii układów VLSI. Opisano różne style topografii oraz przykłady układów dla poszczególnych stylów. Następnie, przedstawiono etapy projektowania topografii: podział, planowanie układu, rozmieszczenie, trasowanie połączeń oraz weryfikacja. Planowanie układu zostało szczegółowo omówione, ze względu na podobieństwa łączące ten etap z rozmieszczaniem. Przedstawiono problem rozmieszczania modułów. Omówiono sposoby estymacji długości połączeń. Opisano metody minimalizacji opóźnień w układzie. Przedstawiono stosowane metody rozmieszczania modułów.

EN

The design process of the VLSI circuits requires the use of computer aided design tools. This paper the first part of the survey of the cell placement techniques for digital VLSI circuits. Design styles used in VLSI circuits are described. Layouts of Standard Cell, Gate Array, Sea-of-Gates and Field Programmable Gate Array are presented. Then the physical design flow, which includes partitioning, becouse this stage is similar to the placement problem. The cell placement problem and placement techniques are describes. VLSI cell placement phase of the physical design process. Cell placement, which is a ver difficult optimization problem, has proved to be a np. - compete. The goail of the VLSI cell placement is to arrange all the cells on a placement carrier while minimizing an objective or cost function. The most commonly used objectives of the placement are to minimize the total estimated wire length and the interconnect congestion, and to meet the timing requirements for critical nets. Commonly used wire length estimates for the cell placement are presented. The timing driven placement methods are described. The algorithms used for the cell placement are presented.