Wyniki wyszukiwania - BazTech

1

Wybrane zagadnienia współpracy manipulatorów

Nieoczym A

Technologia i Automatyzacja Montażu

|

2013

|

nr 2

44—47

PL

Przestrzeń manipulacyjna ograniczona jest długością ramienia, jego kątem obrotu i wzniosu oraz kątem obrotu podstawy robota względem osi pionowej. Wyróżniamy tu obszar krytyczny będący częścią wspólną obszaru technologicznego dwu robotów oraz obszar pozakrytyczny. Dąży się do minimalizacji obszaru manipulacyjnego, który powinien być w maksymalnym stopniu wykorzystany. Kolejną czynnością podczas projektowania jest identyfikacja wymagań stawianych robotowi. Określana jest kinematyka ruchu ramienia oraz liczba stopni swobody. Odrzucenie zasad optymalizacji liczby stopni swobody powoduje zwiększenie gabarytów, masy i kosztów robota, zmniejszenie dokładności montażu, niezawodności robota, co ostatecznie prowadzi do gwałtownego spadku techniczno-ekonomicznej efektywności jego wykorzystania.

EN

Manipulation area of working cell encompasses technological area that is characterized by assembling operation processes. Such processes consist the following parts: a critical area that is a common part for two cooperating robots and a non-critical area. The spaces occupied by individual robots are limited by the length of an arm, its rotation and lift angle as well as by rotation angle of a robot base in relation to vertical axis. During an initial stage of designing it is necessary to identify the requirements that should be fulfilled by the robot. Depending on its purpose, the industrial robot can cover an area of one to seven degrees of acurator freedom. Rejection of the optimization principles concerning degrees of freedom results in an increase of overall dimensions, weight, and costs of the robot as well as it causes reduction of assembling accuracy and reliability of the robot. Such misfits lead finally to a violent decrease of technical and economic efficiency of the robot utilization.

2

Analiza topografii układów scalonych VLSI pod kątem ich produkowalności

Pleskacz W.A. W.A.

Prace Naukowe Politechniki Warszawskiej. Elektronika

|

2009

|

z. 172

3-119

PL

W pracy poruszono szereg problemów dotyczących metod analizy topografii układów scalonych wielkiej skali integracji, stosowanych podczas projektowania pod kątem produkowalności (DFM). Położono szczególny nacisk na omówienie znaczenia i sposobów wykorzystania pojęcia obszarów krytycznych topografii masek, jako miary czułości układu scalonego na defekty produkcyjne. Przedstawiono nowy model uzysku produkcyjnego dla układów VLSI. W modelu tym zostały uwzględnione zjawiska nadtrawienia i niedotrawienia warstw, występujące w operacjach litograficznych. Wykazano, że zaniedbanie losowej natury rozrzutów procesu trawienia może prowadzić do powstania znaczącego błędu przy szacowaniu uzysku produkcyjnego. Zaproponowano również metodę szacowania uzysku produkcyjnego dla skalowanych topografii układów scalonych VLSI. Metoda ta umożliwia optymalne skalowanie projektów układów scalonych i pozwala na znaczne zredukowanie czasochłonnych obliczeniowo ekstrakcji funkcji obszarów krytycznych dla przeskalowanych topografii. Ze względu na znaczenie analizy obszarów krytycznych dla metod DFM, w pracy zaprezentowano oryginalny algorytm ekstrakcji obszarów krytycznych na rozwarcia w układach scalonych. W algorytmie tym zostały uwzględnione obszary krytyczne zarówno dla ścieżek przewodzących, jak i dla kontaktów elektrycznych do pozostałych warstw przewodzących. Wprowadzono i omówiono znaczenie nowej koncepcji rejonów kontaktowych dla kontaktów typu Contact Cut i Via. Zaproponowany algorytm umożliwia analizę dużych układów scalonych, w tym układów o topografii różnej od geometrii typu Manhattan. Zademonstrowany przykład analizy rzeczywistej topografii dużego układu scalonego pokazuje, że ekstrakcja obszarów krytycznych dla rozwarć może być wykonana dla przemysłowych układów VLSI w akceptowalnym czasie. Obszerna część pracy została poświęcona zagadnieniu jakości testowania układów scalonych w kontekście metod generacji wektorów testowych, uwzględniających projekt topografii, jak i statystykę występowania defektów produkcyjnych. Przedstawiono metodę charakteryzacji kombinacyjnych komórek standardowych i bloków funkcjonalnych CMOS dla testowania napięciowego i prądowego iddq, opartego na fizycznym modelu uszkodzeń. Zaproponowana metoda umożliwia znalezienie rodzajów defektów, które mogą wystapić w rzeczywistym układzie scalonym, określenie prawdopodobieństwa ich wystąpienia oraz znalezienie wektorów testowych wykrywających te uszkodzenia.

EN

The work raised a number of problems relating to methods of topography analysis of very large scale integrated circuits (IC) used during designing for manufacturability (DFM). Particular emphasis was placed on discussion of the importance and usage of critical areas concept, as a measure of IC layout sensitivity to manufacturing defects. A new manufacturing yield model for VLSI circuits was presented. In this model the phenomenon of over and under etching of the conducting layers, occurring in lithography operations, was taken into account. It has been shown that neglecting the random nature of etching variations can lead to substantial error in yield estimation. The yield estimation approach to layout scaling of VLSI integrated circuit has been proposed as well. This method enables optimal downscaling of the IC design. It also allows to significantly reduce time-consuming extraction of the critical area functions for scaled layouts. Because of the importance of critical areas analysis for DFM methods, the work presents an original algorithm for the extraction of critical areas for opens in integrated circuits. In this algorithm critical areas both for conducting paths and for electrical contacts to the other conducting layers have been considered. The new concept of the Contact/Via contacting regions has been introduced and its relevance has been discussed. The proposed algorithm allows analysis of large ICs and ICs with non-Manhattan geometry. The demonstrated example of realistic layout analysis of a large integrated circuit shows that the extraction of critical areas for opens can be done for industrial VLSI circuits within an acceptable time. An extensive part of the work has been devoted to the issue of integrated circuits testing quality in the context of test vector generation methods taking into account the layout design, as well as manufacturing defect statistics. A characterization methodology of CMOS combinational standard cells and functional blocks for defect based testing and iddq testing has been presented. The proposed methodology allows to find the types of faults that may occur in a real IC, to determine their probabilities, and to find the input test vectors that detect these faults.

3

The influence of yield model parameters on the probability of defect occurrence

Rakowski M., Pleskacz W. A.

Journal of Telecommunications and Information Technology

|

2007

|

nr 3

101-104

EN

This paper describes the analysis of the influence of yield loss model parameters on the calculation of the probability of arising shorts between conducting paths in IC's. The characterization of the standard cell in AMS 0.8 žm CMOS technology is presented as well as obtained probability results and estimations of yield loss by changing values of model parameters.