PL
 |
EN
Ograniczanie wyników
Czasopisma help
  1. 1 PAK
  2. 1 Pomiary Automatyka Kontrola
Autorzy help
  1. 1 Mąka T.
  2. 1 Ulacha G.
Lata help
  1. 1 2007
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 1

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  constant multipliers
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Technika eliminacji opóźnień i zmniejszania liczby sumatorów w bitowo-szeregowym układzie mnożącym przez wektor stałych
Ulacha G., Mąka T.
Pomiary Automatyka Kontrola
|
2007
|
R. 53, nr 7
133-135
PL
W artykule przedstawiono ideę minimalizacji liczby opóźnień i sumatorów dwuwejściowych bazującą na bitowo-szeregowej linii opóźniającej i wykorzystującą zasadę współdzielenia sumatorów. Dla przedstawionego przykładu zaprojektowania filtru FIR db8 wykazano zasadność proponowanej metody.
EN
Curtailment of number of delays and two-input adders idea based on bit-serial delay line and sharing adders is presented. Using FIR db8 filter as example, legitimacy of the proposed method has been proved.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.