Wyniki wyszukiwania - BazTech

Ograniczanie wyników

Znaleziono wyników: 2

Liczba wyników na stronie

Wyniki wyszukiwania

Wyszukiwano:
w słowach kluczowych: clock skew

Sortuj według:

Ogranicz wyniki do:

Optical interconnections in future VLSI systems

Tosik G., Lisik Z., Gaffiot F.

Journal of Telecommunications and Information Technology

2007

nr 3

105-108

This paper is focused on the latency and power dissipation in clock systems, which should be lower when the optical interconnects are applied. Simulation shows that the power consumed by an optical system is lower than that consumed by an electrical one, however the advantages of optics drastically decrease with the number of output nodes in H-tree. Additionally, simple replacement of an electrical system by an optical clock distribution network (CDN) results in high clock skew, which will be higher than 10% of the clock period for the 32 nm technology node.

Model wpływu rozrzutu długości bramek tranzystorów MOS na równomierność rozprowadzania sygnału

Kasprowicz D.

Elektronika : konstrukcje, technologie, zastosowania

2005

Vol. 46, nr 10

14-17

Wzrost rozmiarów układów scalonych wymusza stosowanie drzew zegarowych o coraz większej liczbie buforów (wzmacniaczy) regenerujących sygnał zegara. Efektem ubocznym jest jednak silniejszy wpływ rozrzutu opóźnień buforów na rozproszenie sygnału zegara (ang. clock skew). Najistotniejszym składnikiem rozrzutu opóźnień buforów w układach CMOS są zaburzenia długości bramek tranzystorów. W artykule zaproponowano prostą metodę szacowania wpływu tych zaburzeń na rozkład statystyczny rozproszenia sygnału zegara. Przedstawiony model uwzględnia zarówno systematyczne jak i losowe odchylenia długości bramek tranzystorów. Jest przy tym dokładny i wydajny obliczeniowo, co pozwala stosować go w pętli Monte Carlo.

As the dimensions of VLSI circuits grow larger, the number of repeaters (buffers) in clock trees must increase to ensure good clock-signal quality. However, clock skew grows with the number of repeaters as manufacturing variations cause mismatch in repeater delays. The predominant source of repeater delay deviations in CMOS circuits is transistor gate-length variability. This paper describes a simple method for estimating the dependence of clock skew distribution on repeater delay variations as well as on the number of buffering stages and circuit size. The introduced model allows for both systematic and random gate-length variations. The model is accurate and computationally efficient, which makes it a useful tool for Monte Carlo simulations.