Wyniki wyszukiwania - BazTech

1

FPGA based real-time epileptic seizure prediction system

Cosgun Ercan, Çelebi Anil

Biocybernetics and Biomedical Engineering

|

2021

|

Vol. 41, no. 1

278--292

EN

The development of systems that can predict epileptic seizures in real-time offers great hope for epilepsy patients. These systems aim to prevent accidents that patients may experience caused by the loss of consciousness during seizures. Therefore, patients must use real-time epileptic seizure prediction systems that do not interfere with their daily activities. In this study, using the unipolar EEG data from a surface electrode, a patient-specific estimation system is implemented in real-time on a system on chip (SoC) that contains an embedded processor and programmable logic blocks. The European epilepsy database EPILEPSIAE is used in the scope of this work. In the proposed system, pre-processing is applied to the EEG data. Then, the features of the data in the frequency domain are extracted. The classifier model is trained with the RusBoosted Tree cluster classifier, which is a machine learning algorithm. Testing is carried out using the proposed classification model. Threshold values are determined, and then false alarms and erroneous classifications are prevented by post-processing. At the end of the tests, prediction success, sensitivity (SEN), Specificity (SPE), False Prediction Rate (FPR), and prediction times are obtained as 77.30%, 95.94%, 0.041 h_1, and 33.23 min, respectively. The proposed system outperforms other studies in the liter-ature in the number of electrodes, real-time operation, hardware/software architecture, and FPR performance. A wearable seizure prediction system seems to be commercialized according to the results achieved in this study.

2

Sprzętowy koder wideo standardu H.264/AVC

Pastuszak G.

Przegląd Telekomunikacyjny + Wiadomości Telekomunikacyjne

|

2015

|

nr 6

628--631

PL

Przedstawiono architekturę i wyniki implementacji sprzętowego kodera H.264/AVC przeznaczonego do kompresji sygnału wizyjnego w warunkach małego opóźnienia transmisji. Koder w całości opracowano przez wyspecyfikowanie w języku VHDL i zaimplementowanie w układzie FPGA Arria II GX. Osiągnięta wydajność zapewnia obsługę standardów HDTV. Dzięki zastosowaniu zaawansowanego schematu wyboru trybu używającego optymalizacji RD, koder uzyskuje znacznie lepszą efektywność kompresji w porównaniu do innych rozwiązań opisanych w literaturze.

EN

The paper presents the architecture and implementation results of the H.264/ AVC hardware encoder dedicated to compress videos in Iow delay conditions. The encoder was developed by the author by the specification at the VHDL level and the implementation in the FPGA Arria IIGX device. The achieved throughput allows the support for HDTV resolutions. Due to the advanced modę selection scheme based on the RD optimization, the encoder achieves a much better compression efficiency compared to other solutions described in literature.

3

Implementacje FPGA modułów kwantyzacji i dekwantyzacji w sprzętowych koderach wideo

Pastuszak G.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 3

31-35

PL

Techniki wyspecyfikowane w standardach kompresji wideo pozwalają usunąć mniej istotne informacje z przetwarzanego materiału wideo przy ograniczeniach na stopień kompresji. Operacja ta jest przeprowadzana w module kwantyzacji, podczas gdy dekwantyzacja odtwarza dane wejściowe z pewnym błędem. Moduły te mogą zużywać znaczną ilość zasobów sprzętowych, gdy koder implementowany jest w układach scalonych. W artykule opisano metody optymalizacji architektur FPGA przeznaczonych dla tych modułów. Metody te pozwalają na lepsze wykorzystanie zasobów dostępnych w jednostkach DSP i zmniejszenie liczby elementów logicznych ogólnego przeznaczenia. Różne wersje architektur zostały opracowane dla układów FPGA, aby pokazać wpływ proponowanych optymalizacji na zasoby. Wyniki implementacji pokazują znaczna redukcję logiki ogólnego przeznaczenia. Co więcej wykorzystanie rejestrów wbudowanych w jednostkach DSP podwaja maksymalne częstotliwości pracy.

EN

Techniques specified in video compression standards allow the removing of less important information from a processed video subject to bit-rate constraints. This operation is performed in the quantization module, whereas the dequantization restores input data with a certain error. The modules can consume a significant amount of hardware resources when the video encoder is implemented in integrated circuits. This paper presents optimization methods for FPGA architectures dedicated for the modules. The methods allow a better utilization of resources available in DSP units and the reduction of the number of general-purpose logic elements. Different versions of architectures are developed for FPGA devices to show the impact of proposed optimizations on resources. Implementation results show that the significant reduction of general-purpose logic is achieved. Furthermore, the utilization of registers embedded in DSP units can double the maximal clock frequency.

4

Architektura transformacji i kwantyzacji w wysoko-przepustowym koderze H.264/AVC opartym na zaawansowanym wyborze trybu kodowania

Pastuszak G.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

480-482

PL

Standard kompresji wideo H.264/AVC umożliwia uzyskanie wysokiej efektywności kompresji kosztem dużej złożoności obliczeniowej. Aby uzyskać możliwie wysoką efektywność architektura kodera opisana w tym artykule realizuje wybór trybu kodowania na bazie łącznej optymalizacji zniekształceń i stopnia kompresji. W szczególności założony przepływ danych pozwala na uzyskanie przepustowości 32 próbek/współczynników na takt zegara, co umożliwia sprawdzenie dużej ilości trybów kodowania przed wyborem najbardziej optymalnego. Architektura zawiera bloki transformacji, kwantyzacji, dekwantyzacji, odwrotnej transformacji, rekonstrukcji. Architektura obsługuje wszystkie rodzaje transformat i formaty chrominancji wyspecyfikowane w profilu Wysokim przy użyciu tych samych zasobów sprzętowych. Przepustowość uzyskiwana w układach FPGA pozwala na wybór trybu na bazie analizy zniekształceń i stopnia kompresji dla wymagań HDTV.

EN

The H.264/AVC standard allows for a high compression efficiency at the cost of computational complexity. To achieve the efficiency as high as possible, the architecture proposed in the paper supports the mode selection based on the rate-distortion optimization. In particular, the dataflow assumes throughput of 32 samples/coefficient per clock cycle, on average, allowing a lot of compression options to be checked. Moreover, the architecture supports all transform sizes specified for High Profile using the same hardware resources. Synthesis results show that the design can work at 100 MHz for FPGA Stratix II devices.

5

Architektura dekodera wideo MPEG-2 dla wymagań HDTV

Majewski D.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

508-510

PL

Wdrożenie standardu kompresji wideo H.264/AVC wiąże się z koniecznością zapewnienia konwersji informacji ze standardu MPEG-2. W ramach prac nad sprzętowym transkoderem H.264/AVC na MPEG-2 został wykonany dekoder MPEG-2, spełniający wymagania dla standardu HDTV. Dekoder realizuje dekompresję strumienia wideo, w wyniku czego rekonstruowane są kolejne ramki zakodowanej sekwencji. Ze względu na wysokie wymagania na przepustowość, architektura stosuje blokową organizację dostępu do pamięci zewnętrznej. Wykorzystując tryb sekwencyjnego dostępu ciągłego do pamięci dynamicznej dla bloków 8x8 uzyskana została duża wydajność transferu danych. W szczególności oznacza to rezygnację z sekwencyjnego zapisu kolejnych linii obrazu. Wyniki syntezy i analizy czasowej wykonanej w programie Quartus II pokazują, że cały układ może pracować przy częstotliwości 133 MHz w oparciu o układy FPGA Stratix II.

EN

The use of the H.264/AVC video compression standard involves the need for the data conversion from MPEG-2. Within the work on the MPEG-2/H.264 hardware transcoder, the MPEG-2 HDTV video decoder has been developed. The decoder decompresses video streams and reconstruct successive frames. Owing to the requirements on the high throughput, the architecture accesses the external memory in the block fashion. Using the burst mode for 8x8 blocks, a high throughput has been achieved. Particularly, sequential line-by-line access to the memory is avoided. The synthesis results show that the decoder can work at the 133 MHz clock on the FPGA Stratix II platform.