Wyniki wyszukiwania - BazTech

1

Comparative analysis of low power implementation for AES algorithm in ARTIX 7 FPGA & ASIC

Manoj G., Roopa Jayasingh J., Divya P. S., Saravanan K.

Przegląd Elektrotechniczny

|

2023

|

R. 99, nr 6

23--26

EN

Encryption is a mandate in today’s information sharing based society. Various Algorithms have been proposed and used to implement encryption. The AES algorithm is one such encryption algorithm widely known for its faster encryption speeds and withstanding ability against cyberattacks. Its resilience comes from the fact that it can use 128 or 192- or 256-bit keys to encrypt 128, 192 or 256 bit plain text. The AES algorithm has been implemented in ASIC and FPGA to realize the best practices for the implementation of the algorithm for efficient usage. The power, area and timing analysis from both implementations have been compared to infer the best implementation strategy. The experimental results indicate that care has to be taken to reduce switching activity of signals which were observed to be the primary contributor of dynamic power consumption. Recommendations have been included to reduce signal switching power consumption during Logic BIST designs for the algorithm. The power analysis show that ASIC implementation of the AES algorithm would be much more beneficial in comparison to ARTIX 7 FPGA implementation.

PL

Szyfrowanie jest obowiązkiem w dzisiejszym społeczeństwie opartym na wymianie informacji. Zaproponowano i wykorzystano różne algorytmy do implementacji szyfrowania. Algorytm AES jest jednym z takich algorytmów szyfrowania, powszechnie znanym z większej szybkości szyfrowania i odporności na cyberataki. Jego odporność wynika z faktu, że może używać kluczy 128-, 192- lub 256-bitowych do szyfrowania zwykłego tekstu 128, 192 lub 256-bitowego. Algorytm AES został zaimplementowany w ASIC i FPGA, aby zrealizować najlepsze praktyki implementacji algorytmu w celu efektywnego wykorzystania. Porównano analizę mocy, obszaru i czasu z obu wdrożeń, aby wywnioskować najlepszą strategię wdrożenia. Wyniki eksperymentów wskazują, że należy zwrócić uwagę na zmniejszenie aktywności przełączania sygnałów, które były głównymi sprawcami dynamicznego poboru mocy. Uwzględniono zalecenia dotyczące zmniejszenia poboru mocy przy przełączaniu sygnału podczas projektowania logiki BIST dla algorytmu. Analiza mocy wykazała, że implementacja ASIC algorytmu AES byłaby dużo bardziej korzystna w porównaniu z implementacją ARTIX 7 FPGA.

2

Partial mathematical modeling and analysis of the AES system

Stachowiak Sylwia, Kurkowski Mirosław

Journal of Applied Mathematics and Computational Mechanics

|

2023

|

Vol. 22, nr 4

64-78

EN

Many types of decision problems can be solved using mathematical modeling and analysis. Such techniques are also developed on the border of mathematical logic and computer science. A good example is the translation of the issues examined into the Satisfiability Problem (SAT) of a logical propositional formula. Unfortunately, this method is not always practical, considering the high computational complexity of solving the SAT problem. It often happens that in the studied cases, the encoding formulas contain even hundreds of thousands of clauses and propositional variables. However, even in these cases, modern SAT solvers can sometimes successfully solve these problems. This approach can be used to cryptanalyze some symmetric ciphers or parts/modifications. In this case, the encryption algorithm is first translated into a boolean formula. Then additional formulas are created to encode randomly selected plaintext and the key bits. Using the SAT solver; we can count the values of the ciphertext bits. Then, using the SAT solver again, we proceed to the cryptanalysis of the cipher with the selected plaintext and proper ciphertext, looking for the bits of the encryption key. In this paper, we will present the new results of how SAT techniques behave against representative fragments of the AES cipher, the current standard for symmetric encryption. We also compare the results obtained in this case by several SAT solvers. In addition, we present the results of the SAT-solver CryptoMiniSat obtained during the attack on the 1st round of the AES-128 cipher.

3

Prezentacja nowych technologii SCIP – NINE oraz ich wykorzystanie dla potrzeb kierowania stacjami radiolokacyjnymi

Dróżdż H., Sędek E.

Elektronika : konstrukcje, technologie, zastosowania

|

2017

|

Vol. 58, nr 3

18--22

PL

Artykuł przedstawia pogłębioną charakterystykę nowych technologii telekomunikacji SCIP – NINE, których celem jest zapewnienie interoperacyjności dowództw, sztabów i pododdziałów w operacjach sojuszniczych wykorzystujących różne utajnione systemy łączności, które takiej cechy nie posiadają. Szczególną uwagę zwrócono na aspekty bezpieczeństwa łączności pomiędzy terminalami SCIP, SCIP/NINE zapewniającymi utajnioną łączność poprzez istniejące sieci heterogeniczne, co jest istotnym elementem sieciocentryczności systemów stacjonarnych i polowych. Ponadto autorzy przedstawili ogólny scenariusz wykorzystania tych technologii dla potrzeb kierowania stacjami radiolokacyjnymi w dywizjonie obrony przeciwlotniczej.

EN

This paper presents depth characterization the new technologies of telecommunication ie. SCIP (Security Communications Ineroperability Protocol) and NINE ((Network and Information IP Encryption) that will be used for interoperability commands, headquarters and military units on the battlefied. Especially it is needed during coalition operations, where are used different secure communication systems without possibility of interoperability. Particular attention autors paid on SCIP/NINE transfer aspects between secure enclaves of the heterogenic nets. This is an essential problem in the network-centric stationary and field communication systems. Additionally autors presented general operational scenario of utility these technologies for managing the radars used in anti-aircraft defence squadron.

4

Implementacja algorytmu szyfrującego AES-128 w układzie FPGA Spartan 3E z procesorami PicoBlaze

Dąbal P., Pełka R.

Pomiary Automatyka Kontrola

|

2008

|

R. 54, nr 8

520-522

PL

W artykule przedstawiono wyniki badań dotyczących implementacji algorytmu szyfrującego AES-128 (Advanced Encryption Standard) w układzie FPGA (Field Programmable Gate Array) Spartan 3E. Podano opis kompletnego systemu cyfrowego, który umożliwia odbiór strumienia danych przez złącze szeregowe i ich szyfrowanie. W projekcie w istotny sposób zredukowano koszt i pobór mocy mikrosystemu dzięki zastosowa-niu układu Spartan 3E z dwoma procesorami PicoBlaze. Przedstawiono wyniki badań eksperymentalnych zaimplementowanego algorytmu pod kątem szybkości przetwarzania strumienia danych.

EN

In this paper we present implementation of the AES-128 (Advanced Encryption Standard ) ciphering algorithm in FPGA (Field Programmable Gate Array) Spartan 3E device. The complete digital microsystem is described, which receives a data stream by serial interface, and performs real-time encryption using the AES-128 ciphering algorithm. An important feature of the developed microsystem is significantly reduced size and power dissipation of the device. It has been obtained by optimized architecture of the encryption scheme, using look-up-tables and two PicoBlaze cores. Results of experimental tests focused on the maximum data throughput are also presented.