PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 7

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
Wyszukiwano:
w słowach kluczowych:  Moore FSM
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Synthesis of Finite State Machines with use of pseudoequivalent states
Barkalov A.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 11
1198--1202
EN
A new two-stage method of FSMs synthesis for PAL-based CPLD is proposed. It is based on both wide fan-in of PAL cells and existence of the classes of pseudoequivalent states of Moore FSM. The first step aims at decreasing the number of PAL cells used for implementing the input memory functions. The purpose of the second step is decrease in the number of PAL cells in the block of microoperations. An example of application of the proposed method as well as the results of experiments carried out for standard benchmarks are given.
PL
W artykule przedstawiono metody syntezy mikroprogramowalnego układu sterującego z użyciem wbudowanych bloków pamięci. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz to bardziej złożonych układów cyfrowych VLSI, takich jak złożone programowalne układy cyfrowe CPLD, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych PAL. Obecnie jedną z istotnych kwestii w przypadku implementowania automatów FSM przy zastosowaniu układów CPLD jest zmniejszenie liczby zużycia makrokomórek PAL. Proponowane metody są ukierunkowane na zmniejszenie rozmiaru układu sterującego poprzez zastosowanie transformacji kodów klas pseudorównoważnych w pamięci. Podejście takie pozwala uzyskać uproszczoną formę funkcji przejścia części adresowej układu, dzięki któremu możliwa jest redukcja zasobów sprzętowych potrzebnych do implementacji jednostki sterującej w układach programowalnych typu CPLD bez zmniejszenia wydajności systemu cyfrowego. W artykule zamieszono wprowadzenie teoretyczne, przykład oraz wyniki badań uzyskanych podczas syntezy testowych sieci działań.
2
Content available Synteza automatu Moore’a z wbudowanym blokiem pamięci w strukturach programowalnych
Kołopieńczyk M., Barkalov A., Titarenko L.
Pomiary Automatyka Kontrola
|
2013
|
R. 59, nr 8
776--780
PL
W artykule zostanie przedstawiona metoda umożliwiająca syntezę skończonego automatu stanów typu Moore’a z wbudowanym blokiem pamięci (ang. Embedded Memory Blocks, EMB) w strukturach programowalnych typu FPGA (ang. Field Programmable Gate Array, FPGA). Zaproponowana metoda bazuje na kodowaniu pewnej wybranej części zbioru warunków logicznych przez dodatkowe zmienne. W artykule zostanie zaprezentowany przykład projektowania układu.
EN
The model of the Moore finite state machine (FSM) is very often used for representing a control unit [1]. Nowadays, two classes of programmable logic devices: complex programmable logic devices (CPLD) and field-programmable gate arrays (FPGA) are used for implementing logic circuits of FSMs [2, 3]. This paper deals with FPGA-based Moore FSMs. It is very important to use EMBs in the logic design. It leads to decreasing in both the number of interconnections and chip area occupied by an FSM logic circuit. In turn, it results in decrease in the propagation time as well as the consumed power of a circuit [9]. A lot of methods for implementing an FSM logic circuit with RAMs are known [10 – 19]. For rather complex FSMs, the method of replacement of logical conditions [20] is used. In this case, optimization efforts target hardware reduction for the multiplexer executing the replacement. In this paper we propose a method based on existence of pseudoequivalent states of the Moore FSM for solving this problem [21]. The method is based on replacement of some part of the set of logical conditions by additional variables. It results in diminishing the number of LUTs in the multiplexer used for replacement of logical conditions. To represent a control algorithm, the language of graph-schemes of algorithms [20] is used. An example of application of the proposed design method is given.
3
Content available Synthesis of Moore FSM with encoding of collections of microoperations implemented with ASIC
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2012
|
R. 58, nr 6
514-518
EN
The method for reduction of hardware amount in logic circuit of the Moore finite state machine is proposed. The method is oriented on customized matrix technology. It is based on representation of the next state code as a concatenation of the code for class of collection of microoperations and the code of the vertex. Such an approach allows elimination of a dependence between states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized.
PL
: Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze matrycowej. Ta metoda jest oparta na przedstawieniu następnego kodu stanu jako konkatenacji kodu klas zbiorów mikrooperacji i kodów wierzchołków. Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego. Oprócz tego przy zastosowaniu danej metody nie istnieje zależność między kodami stanów i kodami zbiorów mikrooperacji co pozwala zmniejszyć liczbę termów w bloku mikrooperacji. Artykuł przedstawia także przykład zastosowania proponowanej metody.
4
Content available Synthesis of Moore finite state machine with transformation of extended state codes
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 6
652-655
EN
The method for reduction of the number of programmable array logic macrocells in a microprogrammed Moore finite state machine circuit is proposed. It is based on representation of the state code as a concatenation of a code for the class of pseudoequivalent states and a code of states inside this class. Such an approach allows eliminating the dependence between states and microoperations. The special code converter is used for formation of microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp w technologii półprzewodnikowej powoduje pojawienie się coraz bardziej złożonych układów cyfrowych, takich jak złożone programowalne układy cyfrowe, gdzie funkcje logiczne są implementowane przy użyciu programowalnych bloków logicznych (ang. Programmable Array Logic, PAL). Jedną z osobliwości PAL jest ograniczona ilość termów [6, 7]. Dla tego jest potrzebna minimalizacja realizowanych funkcji. Układ automatu Moore'a składa się z bloku funkcji wzbudzenia pamięci (BFWP) i bloku mikrooperacji (BMO) (rys. 1), które są implementowane przy użyciu makrokomórek PAL. Znane metody syntezy automatu Moore'a mogą optymalizować tylko jeden z bloków. W artykule proponowana jest metoda zorientowana na redukcję ilości makrokomórek PAL potrzebnych do implementacji skończonego automatu stanu typu Moore'a. Ta metoda bazuje na przedstawieniu kodu stanu jako konkatenacji kodu klasy stanów pseudo-równoważnych i kodu stanów wewnątrz tej klasy. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. Dla formowania mikrooperacji został użyty specjalny przetwornik kodów (rys. 2). Zaproponowane podejście pozwala zoptymalizować blok wejściowych funkcji pamięci i blok mikrooperacji . Artykuł przedstawia także przykład zastosowania proponowanej metody.
5
Content available Optimization of Moore finite-state-machine matrix circuit
Barkalov A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2011
|
R. 57, nr 8
939-941
EN
The method for reduction of the area of matrix implementation of the Moore finite state machine (FSM) circuit is proposed. The method is based on optimal state coding and decomposition of a matrix in two sub-matrices. Thus, classes of the pseudoequivalent states are used. Such approach allows reducing number of lines of the Moore FSM transition table to that of the equivalent Mealy FSM. As a result, the area of the matrices forming the excitation function of a states memory register is optimized. An example of the proposed method application is given.
PL
Model skończonego automatu stanu typu Moore'a jest często stosowany w jednostkach sterujących [1]. Postęp technologii półprzewodnikowej pozwala na tworzenie coraz bardziej złożonych układów cyfrowych. W przypadku produkcji masowej szeroko stosowane są układy ASIC (ang. Application-Specified Integrated Circuits). W układach ASIC automaty skończone są projektowane przy użyciu struktur macierzowych (rys. 1). Jednym z głównych problemów syntezy automatów skończonych ze strukturami macierzowymi jest zmniejszenie powierzchni układu scalonego zajmowanej przez układ logiczny automatu Moore'a. W artykule proponowana jest metoda, która jest ukierunkowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Ta metoda jest oparta na optymalnym kodowaniu stanów i rozbijaniu macierzy termów na dwie podmacierze (rys. 2). Takie podejście pozwala zmniejszyć liczbę linii w tabeli przejść automatu Moore'a do liczby linii równoważnej automatowi z wyjściami typu Mealy'ego (tab. 2). Artykuł przedstawia także przykład zastosowania proponowanej metody.
6
Content available remote Synthesis of Moore finite state machine with nonstandard presentation of state codes
Barkalov A., Titarenko L., Hebda O.
Przegląd Elektrotechniczny
|
2010
|
R. 86, nr 9
134-136
EN
The method is proposed for reduction of hardware amount in logic circuit of Moore finite state machine. The method is oriented on CPLD technology. It is based on representation of the next state code as a concatenation of codes for class of pseudoequivalent states and collection of microoperations. Such an approach allows elimination of dependence among states and microoperations. As a result, both circuits for generation of input memory functions and microoperations are optimized. An example of the proposed method application is given.
PL
Zaproponowano metodę dla redukcje zasobów sprzętowych do implementacji automatu Moore'a. Zaproponowana metoda jest zorientowana na technologie CPLD. Bazuje ona na przedstawieniu następnego kodu stanu jako konkatenacji kodów klas stanów pseudorównoważnych i zbiorów mikrooperacji. Takie podejście pozwala usunąć zależność między stanami oraz mikrooperacjami. W rezultacie blok wejściowych funkcji pamięci i blok mikrooperacji są zoptymalizowane. W artykule przedstawiono także przykład zastosowania proponowanej metody.
7
Content available Matrix implementation of Moore FSM with expansion of coding space
Barkalov A. A., Titarenko L., Hebda O.
Pomiary Automatyka Kontrola
|
2010
|
R. 56, nr 7
694-696
EN
The proposed method is targeted on reduction of hardware amount in logic circuit of Moore finite-state machine implemented with customized matrices. The method is based on using more than minimal amount of variables in codes of FSM internal states. The method includes two stages of state encoding. The second stage is connected with recoding of states inside each class of pseudoequivalent states. An example is given for proposed method application.
PL
Zaproponowana metoda jest zorientowana na redukcję zasobów sprzętowych potrzebnych do implementacji skończonego automatu stanu typu Moore'a implementowanego w układach o strukturze macierzowej. Metoda wykorzystuje dwuetapowe kodowanie stanów, w którym liczba zmiennych jest większa od minimalnej. W pierwszym etapie realizowane jest optymalne kodowanie stanów dla klas stanów pseudorównoważnych. Poszczególne stany są reprezentowane jako pojedynczy unikalny interwał boolowskiej przestrzeni kodów. Etap ten jest konieczny do zoptymalizowania układu realizującego funkcje wejść. W drugim etapie zamieniana jest kolejność stanów w ramach poszczególnych klas stanów pseudorównoważnych, co pozwala na optymalizację powierzchni macierzy implementującej funkcje wyjść. Proponowana metoda może zostać użyta w układach CPLD z komórkami PAL i PLA oraz w układach FPGA. W artykule przedstawiono także przykład zastosowania proponowanej metody.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.