W pracy zostało przedstawione podejście do zoptymalizowanej organizacji struktur algorytmicznych jednostek obliczeniowych dla realizacji bazowych operacji FDWT/IDWT ze zredukowaną liczbą mnożeń (lub układów mnożących w przypadku implementacji sprzętowej). Podejście to pozwala zmniejszyć nakłady obliczeniowe, zapotrzebowanie na zasoby sprzętowe oraz stworzyć dogodne warunki do efektywnej realizacji metod falkowego przetwarzania danych w układzie reprogramowalnym.
EN
This paper is concerned with the novel algorithmic structures for the realization of FDWT and IDWT basic procedures with the reduced number of arithmetic operations. As to well-known approaches, the immediate implementation of the above procedures requires 2L multipliers both for the DWT and IDWT basic procedures plus 2(L-1) adders for DWT and L adders for IDWT. At the same time, proposed algorithms require only 11oL multipliers for the both procedures plus 2L-1 adders for FDWT and L+1 adders for IDWT basic procedures. The proposed structures can be successfully applied to accelerate calculations in the FPGA-based platforms as well as to enhance the efficiency of hardware in general.
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.