Wyniki wyszukiwania - BazTech

1

Projekt i implementacja sterowników karty graficznej VGA w układach FPGA

Niemojewski M., Sapiecha P.

Pomiary Automatyka Kontrola

|

2007

|

R. 53, nr 7

81-83

PL

Celem pracy jest zaprojektowanie interfejsu graficznego i tekstowego umożliwiającego prezentacje informacji na ekranie monitora VGA wykorzystując technologie logicznych układów programowalnych, napisanie sterowników sprzętu dla systemu operacyjnego žClinux oraz przeprowadzenie i analiza wyników testów uzyskanego rozwiązania ze względu na parametry: prędkość rysowania obrazu, stopień obciążenia pamięci.

EN

The paper presents design and implementation of the text and graphics interface for FPGA based system. The article describes VHDL module and video graphics driver for žClinux operating system. The article describes tests of the device. The paper presents possible future work for the design.

2

Multitasking measuring system of the Backing Calorimeter for the ZEUS experiment at the HERA accelerator

Poźniak K. T.

Metrology and Measurement Systems

|

2007

|

Vol. 14, nr 2

307-327

EN

The paper is devoted to the subject of application of a complex measurement system in HEP experiments. The measurement system is electronic, FPGA-based, multi-channel and distributed. The application is the Backing Calorimeter (BAC) located in an international ZEUS experiment at the HERA ring accelerator of counter-propagating particles, DESY Hamburg. The hadron-electron ring accelerator HERA is concisely characterized in the introductory part of the paper. Actually, the HERA accelerates electrons or positrons and protons. The particle collision takes place in detectors. One of them is ZEUS. The structure of ZEUS is presented with emphasis on the metrological requirements. These requirements are to obtain a good space and time resolution of measurements for numerable physical values. The measurements are taken from images of particle collisions. The measurement subsystems of the BAC detector are described. The BAC is equipped with over 40000 nondependent channels for position measurement, over 2000 channels for energy measurement. It possesses a local functional block of position and energy trigger, as well as modules for data acquisition. The functional structure of the system is presented in the context of task requirement superimposed by the ZEUS. These requirements are: global triggering system of the whole experiment, data acquisition and tests. The hardware solutions are included for particular parts of the measurement systems. Examples are presented of measurement results obtained from the ZEUS experiment. An original author's idea is debated to integrate the functional layers of the complex measurement system with a superimposed diagnostic layer. The aim is to have operator's access to the current on-line quality assessment of TRIDAQ measurement system for ZEUS. This includes the ability to detect, localize and prevent randomly appearing irregularities in system software and hardware.

3

Parametryzowany interfejs komunikacyjny dla układów FPGA

Poźniak K.

Kwartalnik Elektroniki i Telekomunikacji

|

2006

|

Vol. 52, z. 3

411-425

PL

W pracy opisano warstwę sprzętową parametryzowanego, uniwersalnego interfejsu komunikacyjnego do zastosowań w układach FPGA. Omówiono metodykę automatycznego tworzenia przestrzeni adresowej i danych zgodnie z deklaracjami użytkownika. Opisano metody standaryzacji komunikacji I/O oraz przedstawiono przykłady implementacji.

EN

Contemporary technology of FPGA provides: hundreds of thousands of logical blocks, up to 10MB of SRAM memory, above 200 fast blocks of DSP, up to 20 nondependent modules for multi-gigabit electrical and optical transmission, all in a single circuit, FPGA circuits are more and more applied in market electronics as well as in large, multichannel, specialized electronic system. They are equipped in complex communication interfaces. The interfaces are responsible for remote control, system configuration detailed diagnostics and online monitoring. The paper describes hardware layer of a parametrized universal communication interface for applications in FPGA circuits. There are debated the methods to automatically create the address and data areas, according to the user's declarations. The methods to standardize the I/O communications are described. Implementation examples are given.

4

Analysis of hardware implementation of HIEROCRYPT-3 algorithm (and its comparison with CAMELLIA algorithm) using ALTERA devices

Rogawski M.

Biuletyn Wojskowej Akademii Technicznej

|

2004

|

Vol. 53, nr 4

87--112

EN

Fast development of cryptoanalysis techniques is the main reason why the recent project of block ciphers have more restrict design criteria. Provable security is not enough to recomend algorithm as a good for public use. NESSIE and AES contest history show that secure algorithm with good cryptographics features and without good hardware and software features (efficiency and performance) can not be a winner. Out publication describe how to implement block ciphers with two stage of key schedule algorithm in hardware. This solution is especially good for japanese cipher Hierocrypt. Results of our hardware implementation are eight times better than the Hierocrypt authors' results. Hierocrypt did not be qualified to the second phase of NESSIE, because of security flaws and bad implementation results. In our paper we try to prove that it is possible to implement hardware core of Hierocrypt with good performance and efficiency results.

PL

Szybki rozwój zaawansowanych technik kryptoanalitycznych sprawia, że przed projektami kolejnych algorytmów szyfrowania pojawiają się coraz większe wymagania. Dzisiaj nie wystarcza już tylko udowodnienie bezpieczeństwa szyfru. Musi on dodatkowo spełniać warunki dotyczące takich zagadnień jak efektywność jego implementacji programowej i sprzętowej, szybkość realizowanej operacji szyfrowania i deszyfrowania, a także adaptacyjność w nietypowych środowiskach. W publikacji autor prezentuje sposoby implementacji sprzętowej szyfrów blokowych, posiadający dwustopniowy algorytm podkluczy (podklucze przejściowe i podklucze rund). Rozwiązanie tego okazuje się być szczególnie dobre dla japońskiego algorytmu Hierocrypt-3. Otrzymane wyniki przetwarzania są prawie ośmiokrotnie lepsze od wyników autorskiej implementacji. Należy zauważyć, że komisja konkursu NESSIE odrzuciła ten szyfr także z powodu słabych możliwości implementacyjnych. Autor publikacji wykazuje niesłuszność tej tezy.

5

System odczytu i układ wyzwalania kalorymetru wspomagającego BAC dla detektora ZEUS

Bałuka G., Bukowy M., Ciborowski J., Derlicki A., Grzelak G., Karpiuk R., Kierzkowski K., Kudła I., Kupczak R., Kuśmierz W., Martynow W., Milewski J., Nowak R., Pawlak J. M., Pietrak R., Pliszka J., Pluciński P., Poźniak K., Stojda K., Walczak R., Żarnecki A. F.

Kwartalnik Elektroniki i Telekomunikacji

|

2002

|

Vol. 48, z. 2

359-380

PL

W artykule opisano system odczytu i trójstopniowy układ wyzwalania dla liczącego ponad 40 tys. kanałów kalorymetru BAC. Przedstawiono zastosowane algorytmy, platformę sprzętową oraz współpracujące z nią oprogramowanie.

EN

Data acquisition and three level trigger system for 40,000 channels BAC detector is described. The algorithms, hardware solutions and software are presented.