Wyniki wyszukiwania - BazTech

1

The Method of Reversible Circuits Design with One-gate Prediction

Skorupski A.

International Journal of Electronics and Telecommunications

|

2018

|

Vol. 64, No. 4

535--540

EN

This paper presents an original method of designing reversible circuits. This method is destined to most popular gate set with three types of gates CNT (Control, NOT and Toffoli). The presented algorithm based on graphical representation of the reversible function is called s-maps. This algorithm allows to find optimal or quasi-optimal reversible circuits. The paper is organized as follows. Section 1 recalls basic concepts of reversible logic. Especially the cascade of the gates as realization of reversible function is presented. In Section 2 there is introduced a classification of minterms distribution. The s-maps are the representation of the reversible functions where the minterms distribution is presented. The choice of the first gate in the cascade depends on possibility of improving the distribution. Section 3 describes the algorithm, namely how to find the optimal or quasi-optimal solutions of the given function.

2

Graphical Method of Reversible Circuits Synthesis

Skorupski A.

International Journal of Electronics and Telecommunications

|

2017

|

Vol. 63, No. 3

235--240

EN

This paper presents a new approach to designing reversible circuits. Reversible circuits can decrease energy dissipation theoretically to zero. This feature is a base to build quantum computers. The main problem of reversible logic is designing optimal reversible circuits i.e. circuits with minimal gates number implementing the given reversible function. There are many types of reversible gates. Most popular library is a set of three types of gates so called CNT (Control, NOT and Toffoli). The method presented in this paper is based only on the Toffoli gates. A graphical representation of the reversible function called s-maps is introduced in the paper. This representation allows to find optimal reversible circuits. The paper is organized as follows. Section 1 recalls basic concepts of reversible logic. In Section 2 a graphical representation of the reversible functions is presented. Section 3 describes the algorithm whereby all optimal solutions of the given function could be obtained.

3

Instruction driven CPU in the FPGA structure

Gracki K., Pawłowski M., Skorupski A., Szymański Z.

Measurement Automation Monitoring

|

2016

|

Vol. 62, No. 5

169--171

EN

The paper presents the design of processors embedded in an FPGA structure. The type of processor is determined by the preset instruction list. Each instruction is implemented as one functional block attached to a common bus. The processor contains two additional blocks: one contains a common register block and second is responsible for the fetch of the instruction from the program memory. To design the processor, one can choose the instruction set from the library of instructions components. The library is a set of VHDL descriptions of all possible instructions.

4

Historia Izby Rzeczoznawców Stowarzyszenia Elektryków Polskich

Grzybowski J., Skorupski A.

Maszyny Elektryczne : zeszyty problemowe

|

2016

|

Nr 4 (112)

95--100

PL

W prezentowanym artykule przedstawiono zarys historii Izby Rzeczoznawców Stowarzyszenia Elektryków Polskich. Została ona utworzona w 1959 roku, a jej celem było prowadzenie doradztwa, rzeczoznawstwa technicznego, ekspertyz i konsultacji w zakresie szeroko pojętej dziedziny elektryki. Tekst podzielono na dwie części. W pierwszej części zawarto opis pierwszych 40 lat działalności, a w drugiej ostatnie piętnastolecie. Pierwsza część zawiera opis przemian strukturalnych Izby, a w drugiej części przedstawiono dane liczbowe działalności z okresu ostatnich 15 lat. Działalność merytoryczna w Izbie skupiona jest w 27 działach specjalistycznych, którymi kierują powoływani na każdą kadencję wybitni fachowcy. Wszystkie prace są prowadzone w 27 ośrodkach rzeczoznawstwa działających w poszczególnych oddziałach. Prace te prowadzi ok. 1000 powołanych rzeczoznawców i ok. 500 specjalistów. Można zauważyć, że w 1998r. było ponad 2500 rzeczoznawców i ponad 1500 specjalistów. Liczba ta systematycznie zmniejsza się. W artykule przedstawiono także jak zmienia się liczba zleceń w poszczególnych latach.

EN

This paper contains a short description a history Chamber of Experts of Polish Electrical Engineers Association (SEP). The chamber was created in 1959. The proper target of this occurrence was consulting, expert opinions, technical expertise and consultation for outside companies and institutions. The field of these works was various electrical disciplines as power energy, electrical installations, electrical machines and engines, electronics, telecommunications, computers and others. This paper is divided into two parts. First part contain first 40 years of activity and second part show the last 15 years. In first part the structural transformation of chamber is presented and second part contains the economic results as values of important data.

5

Prototypowanie programowalnych systemów wbudowanych

Chabko K., Gracki K., Pawłowski M., Skorupski A., Szymański Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2016

|

Vol. 57, nr 2

47--51

PL

W niniejszym artykule przedstawiono narzędzia sprzętowe i programowe służące projektantom systemów wbudowanych. Duża różnorodność tych narzędzi stwarza projektantom trudność z ich doborem w zależności od rodzaju zastosowania. Dlatego oprócz parametrów technicznych omawianych platform podano ich ceny, gdyż często ona stanowi zasadnicze kryterium wyboru.

EN

In this paper the software and hardware tools dedicated for rapid prototyping of embedded systems are presented. The designer has to deal with the issue of choosing these tools from a large set. Therefore the system prices are presented because it is often a main criterion for choosing a appropriate tool.

6

UMC-1 – pierwszy produkowany seryjnie polski komputer

Skorupski A.

Zeszyty Naukowe Wydziału Elektrotechniki i Automatyki Politechniki Gdańskiej

|

2015

|

Nr 43

167--169

PL

W artykule przedstawiono dzieje pierwszego produkowanego seryjnie komputera I generacji czyli lampowej maszyny cyfrowej UMC-1. Zaprezentowano miejsce powstania komputera, głównych autorów jego opracowania oraz podstawowe jego parametry. Ponadto pokazano wpływ tej konstrukcji na dalsze prace badawcze i rozwojowe, a także działalność dydaktyczną placówki, którą obecnie jest Instytut Informatyki Politechniki Warszawskiej.

EN

In this paper a history of designing and building of a prototype of the computer UMC-1 is presented. The first Polish computer XYZ was built in the Mathematical Institute of the Polish Academy of Sciences in Warsaw, but not implemented in production. The next computer named UMC-1 was built in the Warsaw University of Technology. Its special feature was a representation of integers with minus-two base developed by Prof. Zdzisław Pawlak. Once the computer had been constructed, the prototype and its complete documentation were transferred to the factory ELWRO in Wroclaw. It was the first computer manufactured in Poland. The volume of production equaled to 25. The experience gained by the developers' group allowed them to build more sophisticated constructions. The UMC-1 was the first generation computer (built using vacuum tubes) while the next one was UMC-10 which employed transistors (second generation computer). The last models equipped with specialized geodesy-oriented software, were called GEO-1 and GEO-2. When the third generation of computers appeared (employing integrated circuits) the GEO-20 computer was designed and its prototype series was constructed. It was an up-to-day construction of a contemporary minicomputer. The computer was equipped with advanced output-input devices as well as with modern software including an operational system and a FORTRAN compiler.

7

Modelowanie mikroprogramowanych układów cyfrowych w FPGA

Pawłowski M., Skorupski A., Gracki K.

Elektronika : konstrukcje, technologie, zastosowania

|

2015

|

Vol. 56, nr 6

26-29

PL

W artkule przedstawiono sposób realizacji układów mikroprogramowanych w strukturach FPGA. Projekt ma na celu zbudowania narzędzia do szybkiego prototypowania złożonych układów mikroprogramowanych. Zaimplementowany układ sterujący może służyć do współpracy z różnymi układami wykonawczymi. W artykule przedstawiono opisy w języku VHDL układu sterowania oraz zaproponowanego jako układ wykonawczy prostego procesora wykonującego kilka podstawowych rozkazów. Pokazano także środowisko sprzętowe i programowe potrzebne do wykorzystania prezentowanego narzędzia, które może być użyteczne do wspomagania procesu nauczania mechanizmów mikroprogramowania w układach cyfrowych.

EN

FPGAs can be applied to rapid prototyping of microprograming circuits. Each microprograming circuits contain two parts: control unit and execution unit. The target of this work is to build friendly tool to use by microprograming device designers. To implement this tool a VHDL environment was used. The some main parts of VHDL description was presented. Because various microprograming circuits used the same control part then we design fixed control unit easily applied to various execution units. But as execution unit we design the simple processor build with arithmetic-logical unit, register block with four registers and additional input register RQ. ALU is equipped only in 8 easy operations. Both modules control unit and execution unit was design using VHDL description. As an example we present VHDL descriptions of MAS unit and register unit. The first description is behavior description and the second one is structure description. The structure description contain all flip-flops because in such case the random access to contents of every registers is possible. In this article we has been show the hardware and software environment able to apply it to implement microprogramed device. This tool was successful tested during didactic process where students needs a short time to design quite complex microprograming device.

8

Concept of instruction set driven designing of CPU

Pawłowski M., Skorupski A., Szymański Z., Gracki K.

Elektronika : konstrukcje, technologie, zastosowania

|

2015

|

Vol. 56, nr 10

95-97

EN

The paper presents idea of processors design with a preset instruction list. Each instruction is implemented as a functional logic block, attached to a common bus. Each of these blocks contains execution and control elements necessary to instruction execution. The processor is a combination of several dozen of such blocks. Only one is active after the recognition of the instruction code. The individual command blocks are described in VHDL and whole processor can be built in the FPGA.

PL

W artykule przedstawiono koncepcję projektowania procesorów za pomocą listy rozkazów. Każdy z rozkazów stanowi w pełni funkcjonalny blok logiczny, dołączony do wspólnych magistral i zawierający elementy wykonawcze i sterujące, które są niezbędne do jego wykonania. Procesor jest połączeniem kilkudziesięciu takich bloków, z których tylko jeden podejmuje działanie po rozpoznaniu swojego kodu rozkazu. Procesor jest realizowany w układzie FPGA, dlatego opis poszczególnych bloków rozkazowych jest projektowany w języku VHDL.

9

Heurystyczny algorytm syntezy quasi-optymalnych układów odwracalnych

Skorupski A., Gracki K., Pawłowski M., Kerntopf P.

Studia Informatica

|

2014

|

Vol. 35, nr 4

33--43

PL

W artykule przedstawiono nową metodę syntezy układów odwracalnych. Polega ona na stopniowym porządkowaniu bitów w kolejnych kolumnach części wyjściowej tablicy prawdy odwracalnej funkcji boolowskiej, aż do momentu zrównania części wyjściowej tablicy z jej częścią wejściową. Długość szacunkowej sekwencji bramek, która uporządkowałaby bity we wszystkich kolumnach wyjściowych, stanowi kryterium wyboru bramki w każdym kroku iteracji proponowanego algorytmu. Dla ponad 80% funkcji odwracalnych trzech zmiennych algorytm ten generuje układy optymalne.

EN

In this paper a new method of reversible circuits synthesis is presented. The method is based on iterative ordering of bits in subsequent output columns of the truth table of a reversible function until the output part of the truth table becomes identical with the input part. The length of the estimated shortest sequence which would guarantee the proper order of bits in all output columns is a criterion for choosing a gate at each step of the proposed algorithm. For over 80% of 3-variable reversible functions the algorithm generates optimal circuits.

10

Rekonfigurowanie funkcji odwracalnych modelowanych w układzie FPGA

Skorupski A., Pawłowski M., Gracki K., Kerntopf P.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

471--473

PL

Układy FPGA dobrze nadają się do modelowania układów odwracalnych, których implementacje sprzętowe są dopiero w stadium opracowywania. Układy odwracalne umożliwiają prostą realizację szyfratorów i deszyfratorów. W artykule rozpatrzono działanie dwóch szesnasto-bramkowych kaskad zbudowanych z cztero-wejściowych bramek odwracalnych NCT, aby uzyskać bajtowo zorientowany szyfrator. Zbiór bramek NCT o co najwyżej czterech wejściach zawiera 32 bramki, więc dla skonfigurowania jednej bramki potrzeba 5 bitów. Zatem kaskada może być określona przez 80-bitowe słowo, co dla dwóch kaskad daje 160-bitowy klucz. Po każdym wejściowym bajcie obie kaskady są rekonfigurowane za pomocą odpowiedniego przesuwania 80-bitowych słów. Sposoby przesuwania są określane przez dodatkowe bity klucza pomocniczego.

EN

FPGAs can be applied to modeling of reversible circuits because their practical realization is still under development. This technique enables implementing substitution ciphers. We try to build a byte-oriented stream cipher. Such a cipher uses two four-input and four-output cascades. Each of the cascades contains 16 reversible NCT gates. Because there exist 32 different NCT gates having at most four inputs we use 80 bits (16×5 bits) to determine one cascade so for two cascades 160 bits are needed. These bits are called the base key and are stored in the memory of a cipher. At the beginning of encryption the key is loaded to a circular shift register. After each input byte (a clock period) the contents of the shift register is shifted by a specified number of bits. The number of bits by which the register contents is shifted constitutes the second part of the cipher key. The shifting process causes changes in cascades after each input byte. If shifting the key is the same during both encryption and decryption, then the cipher will work correctly. In the paper, we present some methods of key shifting. If the register contents is shifted by 5 bits, then each gate is replaced by its predecessor (the first gate is replaced by the last one). The results of different shifting modes are presented showing that in all cases correct encryption/decryption is performed. For modeling and simulation of synthesis we used test-bench software ActiveHDL v 8.2 from ALDEC.

11

Implementacja algorytmu syntezy układów odwracalnych w strukturach FPGA

Gracki K., Skorupski A., Pawłowski M., Kerntopf P.

Pomiary Automatyka Kontrola

|

2014

|

R. 60, nr 7

477--479

PL

Synteza układów odwracalnych prowadząca do uzyskania układu optymalnego (składającego się z minimalnej liczby bramek) jest problemem bardzo trudnym. Dlatego często rezygnuje się z optymalności na rzecz prostszych metod projektowania. W niniejszym artykule przedstawiono wyniki prac związanych z możliwością implementacji uniwersalnego układu, który wykorzystuje pewien heurystyczny algorytm i pozwala na realizację dowolnej funkcji trzech zmiennych. Prowadzone prace wykorzystują układy FPGA i ich opisy w języku VHDL.

EN

Optimal synthesis of reversible circuit synthesis is a hard task. This why simpler algorithms are developed for finding suboptimal solutions. We show a simple heuristic algorithm implemented in a programmable FPGA circuit. In this paper the new algorithm and its hardware implementation in VHDL are described. The presented algorithm is based on some feature of reversible functions, namely, on the ordering of columns in the truth table for a given reversible function. We define the so called s-distance as a minimal length of gates cascade which is capable to order a column of the truth table, i.e. to transform a right side column to become identical to the corresponding left side column. It is possible to store s-distances for all possible columns. For every function the SF-distance is defined as the sum of all column s-distances. The proposed simple algorithm selects the gates which lead to the minimal SF-distance for the rest function (a rest function is the function to be still implemented after the given gate has been selected). The process is repeated until the consecutive rest function will become the identity function. The algorithm can be implemented using the FPGA circuit as the block scheme from Fig. 3. The description of this module using VHDL is presented and discussed.

12

Szyfrator wykorzystujący odwracalne układy logiczne

Skorupski A., Pawłowski M., Gracki K., Kerntopf P.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 8

102-107

PL

Celem pracy jest realizacja prostego szyfratora i deszyfratora. Przedstawiona implementacja wykorzystuje tzw. układy odwracalne. Własności bramek odwracalnych pozwalają na łatwe ich modelowanie w układach FPGA. Niniejszy artykuł pokazuje, jak w układzie FPGA można zaimplementować prosty szyfrator i deszyfrator strumieniowy, zmieniające swoją strukturę w zależności od klucza szyfrującego. Pokazano również możliwości modyfikacji projektu zwiększające odporność na ataki.

EN

The simple implementation of a cipher using reversible circuits was the aim of this work. For prototyping of the cipher we built a model using FPGA circuits. In such a case it was possible to show how structure of a reversible cascade implementing the cipher changes depending on the cipher key. Each gate used in a cascade of reversible gates is determined by the key word. Choosing different key words we get different cascades and different substitution encryption. We try to add some units to control a key value during each step of encryption and in this manner we are able to achieve more complex encryption.

13

System Modułów Laboratoryjnych wspomagający modelowanie urządzeń cyfrowych

Chrząszcz J., Gracki K., Kompa K., Kowalski H., Mazur G., Pawłowski M., Rzeszut J., Skorupski A., Szymański Z.

Elektronika : konstrukcje, technologie, zastosowania

|

2014

|

Vol. 55, nr 10

91-92

PL

W artykule przedstawiono System Modułów Laboratoryjnych SML3, który został opracowany w Instytucie Informatyki Politechniki Warszawskiej (II PW) jako narzędzie do prowadzenia zajęć dydaktycznych oraz wspomagania prac badawczych. System zapewnia łatwy sposób mechanicznego i elektrycznego łączenia modułów. Zbiór modułów zawiera układy SSI, MSI, LSI, a także układy VLSI.

EN

The laboratory system SML3 is a simple tool for modeling and rapid prototyping of complex digital circuits. It can be used in didactic process as well as in research and development works. System contain modules with integrated circuits located on printed boards. The modules can be easily connected mechanically as well as electrically. For electrical connections are used standard 16-pins IDC connectors with 8 pins dedicated for data transfer and 8 pins for power supply. Additionally modules are equipped with special pins for single connections. Designer can select modules from wide module set and selected modules can be located on special frame. Due to simplicity of usage the process of prototyping even complex digital circuits is easy and fast.

14

Synteza układów odwracalnych metodą różnicową

Skorupski A., Pawłowski M., Gracki K., Kerntopf P.

Pomiary Automatyka Kontrola

|

2013

|

R. 59, nr 8

784--786

PL

W niniejszej pracy przedstawiony jest prosty algorytm projektowania układów odwracalnych. Proponowany algorytm polega na wyznaczeniu dla danej funkcji zbioru bramek (nazywanego zbiorem bramek pierwszych), które mogą znajdować się na początku układu kaskadowego realizującego zadaną funkcję. Po wyznaczeniu takiego zbioru można wybrać jeden z jego elementów, a następnie powtórzyć algorytm dla tzw. funkcji resz-towej. Postępuje się tak, aż do momentu, gdy funkcja resztowa stanie się funkcją identycznościową. Liczba iteracji algorytmu jest równa liczbie bramek projektowanej kaskady.

EN

Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Im-plementation of such functions is realized by special gates. These gates always form a cascade circuit. Minimization of such circuits is a very difficult problem. In this paper a novel concept of synthesis of reversible logic is presented. For simplicity, the method is described for three variables only but it is scalable for more variables. The proposed method is based on XOR function applied to input and output sides of the truth table of a function to be synthesized. The result of applying XOR function indicates bits in the truth table which have to be changed by reversible gates. Due to this property the number of analyzed gates is small. We present the comparison of three variants of the difference method. Each of them leads to different numbers of 3-variable functions for which exact optimal circuits have been found.

15

Modelowanie w FPGA szyfratorów implementowanych w logice odwracalnej

Skorupski A., Pawłowski M., Gracki K., Kerntopf P.

Pomiary Automatyka Kontrola

|

2012

|

R. 58, nr 7

620-622

PL

Idea projektowania cyfrowych układów w logice odwracalnej jest wykorzystywana do budowy układów małej mocy. Modelowanie takich układów stało się możliwe dzięki zastosowaniu współczesnych narzędzi symulacyjnych stosowanych do programowania układów FPGA. W niniejszym artykule pokazano wykorzystanie logiki odwracalnej do szyfrowania i przykładową implementację takiego układu. Dla zwiększenia złożoności szyfratora rozbudowano go o programowaną matrycę krosującą zmieniająca kolejność sygnałów wejściowych oraz o układ przekształcania klucza szyfrującego.

EN

A circuit (gate) is called reversible if there is one-to-one correspondence between its inputs and outputs. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Therefore, reversible logic synthesis has been recently intensively studied. The attention is focused mainly on the synthesis of circuits built from the NCT library of gates, i.e. NOT, CNOT and Toffoli gates. Many developers work with design of classical digital devices like registers, adders, processors etc. using reversible circuits. Recently they have also tried to build more complex devices like for example an encryption devices [4, 5, 6, 7], however, only for saving energy. The other point of view, presented in this paper, is to use some features of reversible function. One of them is a big number of functions. For n variables there exist 2n! different function. There are 24 reversible functions for 2 variables, 40320 functions for 3 variables and more than 20x1012 for 4 variables. Synthesis of circuits using 8 variable reversible function is too complicated. We use two cascades using 4 variable reversible function. We consider a 16-gates cascade. Depending on a given reversible function different cascade circuits will be obtained. These circuits correspond to a cryptographic key. Because we assume a 16-gates cascade and there exist 32 various gates we use 80-bit key for a 4-input cascade. Hence, for two cascades a cryptographic key will consist of 160 bits. Modern simulation tools based on FPGAs have enabled modeling of such circuits. In the paper we study application of reversible logic to developing encryption circuits. The results of FPGA-based simulation of a simple encryption circuit implemented built from reversible gates are also presented.

16

Algorytm syntezy kombinacyjnych układów odwracalnych

Skorupski A., Szyprowski M., Kerntopf P.

Pomiary Automatyka Kontrola

|

2011

|

R. 57, nr 8

858-860

PL

W pracy przedstawiono koncepcję nowego algorytmu syntezy układów odwracalnych. Jest on oparty na oryginalnej reprezentacji zamiany wierszy w tablicy prawdy. Dla układów o trzech wejściach i trzech wyjściach sformułowano kryteria takiego doboru bramek, aby otrzymać układ zbliżony do optymalnego. Następnie podano przykład zastosowania przedstawionego algorytmu do syntezy układów o trzech wejściach i trzech wyjściach z bramek Toffoliego.

EN

A gate or circuit is reversible if there is one-to-one correspondence between its input signals and output signals, i.e. if they implement bijective functions. Research on reversible logic circuits is motivated by advances in quantum computing, nanotechnology and low-power design. Recently, the attention has been focused on the synthesis of reversible circuits built from the NCT library of gates consisting of NOT, CNOT and Toffoli gates. This paper presents a novel algorithm for synthesis of reversible circuits. It is based on a new representation of row exchanges in the truth table. There is described how each possible row exchange determines the set of subsequent gates in a circuit, basing on the newly introduced cube of row exchanges. Next, the criteria for the choice of NCT reversible gates are formulated. For an exemplary function, the presented algorithm generates an optimal reversible circuit with 3 inputs and 3 outputs. It can also be generalized to any number of inputs and outputs.

17

Testowanie krawędziowe układów cyfrowych

Skorupski A.

Elektronika : konstrukcje, technologie, zastosowania

|

2004

|

Vol. 45, nr 11

40-45

PL

Przedstawiono jedną z nowoczesnych metod testowania ukladów cyfrowych, tzw. metodę testowania krawędziowego. Jest ona dobrym narzędziem do szybkiego i efektywnego testowania złożonych układów cyfrowych, np. zrealizowanych w strukturach FPGA. Przedstawiono także zbiór układów scalonych pozwalających na implementacje tej metody. O popularności jej świadczy fakt, że została ujęta w normę o nazwie IEEE 1149.

EN

The main aim of this paper is to present the some kind of debugging and testing of digital circuits. Boundary-Scan method and IEEE 1149.1 standard is considered. This method gives to designer the effective tool for rapid debugging and testing. The answer how implement this method gives a brief overview of SCOPE IC series.