PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 9

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available Zastosowanie arytmetyki ułamkowej w reprogramowalnych jednostkach przetwarzających systemów jednoukładowych
Maslennikow O., Ratuszniak P., Sergiyenko A., Pawłowski P.
Zeszyty Naukowe Wydziału Elektroniki i Informatyki Politechniki Koszalińskiej
|
2009
|
Nr 1
23--58
PL
W niniejszej pracy przedstawiono wyniki badań autorów nad zaletami i wadami stosowania arytmetyki ułamkowej w jednostkach przetwarzających (arytmetyczno-logicznych) systemów wyspecjalizowanych przeznaczonych do realizacji w nowoczesnych układach reprogramowalnych. Autorzy porównali dokładność obliczeń przeprowadzonych w arytmetyce ułamkowej z odpowiednią dokładnością klasycznej arytmetyki stałoprzecinkowej dla danych wejściowych różnej wielkości oraz opracowali kilka architektur potokowych i równoległych jednostek przetwarzających realizujących wybrane algorytmy algebry liniowej. Implementacja opracowanych przez autorów kilku z wyżej wymienionych architektur w układach FPGA rodziny Xilinx Virtex4 wykazały, że one lepiej wykorzystują zasoby sprzętowe nowoczesnych układów FPGA (np. wbudowane bloki mnożenia, DSP i pamięci RAM/FIFO). Ponadto złożoność sprzętowa jednostek przetwarzających RFA jest nawet kilkukrotnie mniejsza, a maksymalna częstotliwość działania – nawet dwukrotnie większa w porównaniu do odpowiednich parametrów podobnych jednostek przetwarzających działających na liczbach stało- lub zmienno-przecinkowych (przy porównywalnej dokładności obliczeń).
2
Content available remote Realizacja sprzętowa operacji potęgowania modularnego w systemach kryptograficznych
Maslennikow O., Maslennikowa N., Pawłowski P., Rajewska M., Berezowski R.
Przegląd Elektrotechniczny
|
2009
|
R. 85, nr 11
210-214
PL
W artykule przedstawiono kilka architektur układów arytmetycznych przeznaczonych do realizacji operacji potęgowania modularnego c=(me) mod n. Ich oryginalnym elementem jest blok mnożenia realizujący algorytm nazwany przez autorów modularnym mnożeniem binarnym. Autorzy proponują realizować układy potęgowania na bramkach prądowych CMOS, co pozwoli radykalnie zwiększyć stopień odporności systemu kryptograficznego „na podsłuchanie”, tj. na ataki oparte o analizę poboru mocy lub zmian pola elektromagnetycznego systemu podczas działania.
EN
This paper presents several architectures of circuits destined to the realization of the modular exponentiation operation c = (me) mod n. The original element is a block implementing the multiplication algorithm called by the authors of the binary modular multiplication. The authors propose to implement the exponentiation algorithm with current-mode gates, which will radically increase the cryptography systems level of immunity to power analysis attacks and to attacks by the analysis of electromagnetic field changes.
3
Sprzętowa realizacja algorytmu redukcji wstecznej w układach FPGA Xilinx Virtex4
Maslennikow O., Ratuszniak P., Maslennikowa N.
Elektronika : konstrukcje, technologie, zastosowania
|
2009
|
Vol. 50, nr 10
102-106
PL
W pracy przedstawiono projekt potokowej jednostki przetwarzającej przeznaczonej do realizacji algorytmu redukcji wstecznej i dostosowanej do implementacji w nowoczesnych układach FPGA. W celu efektywnego wykorzystania zasobów układu FPGA (m.in. wbudowanych bloków DSP), jednostka wykonuje obliczenia w arytmetyce ułamkowej. Model jednostki został zaprojektowany w języku opisu sprzętu VHDL i następnie zaimplementowany w układzie FPGA Virtex4 firmy Xilinx. W referacie przedstawiono kilka wariantów zaprojektowanej jednostki, które różnią się maksymalną częstotliwością pracy i czasem realizacji całego algorytmu. Parametry zaprojektowanej jednostki porównano z parametrami odpowiednich stało- i zmiennoprzecinkowych bloków operacyjnych otrzymanych z generatorów IP Gore firmy Xilinx zapewniających podobną dokładność obliczeń.
EN
In this paper, the pipelined processor unit destined to realization of back substitution algorithm in modern FPGA devices is presented. Proposed processor unit uses the rational fraction data format and arithmetic instead classical fixed-point or float-point ones for effective utilization of FPGA resources (for example, utilization built-in DSP blocks). The processor unit model has been designed in VHDL language and implemented into Xilinx Virtex 4 device. Authors present several versions of designed processor unit which difference both: maximum clock frequency and FPGA device volume. The main parameters of the proposed processing unit have been compared to corresponding ones for fixed-point and float-point units which were obtained by means Xilinx IP-Core generator and are characterized by similar computing precision.
4
Content available Generator opisów VHDL bloków operacyjnych działających w arytmetyce ułamkowej
Maslennikow O., Ratuszniak P., Sergiyenko A.
Pomiary Automatyka Kontrola
|
2008
|
R. 54, nr 8
514-516
PL
W niniejszej pracy przedstawiono generator opisów VHDL potokowych bloków operacyjnych działających w arytmetyce ułamkowej (RFA) i przeznaczonych do implementacji w nowoczesnych układach FPGA, mających wbudowane bloki mnożące i/lub DSP. Badania autorów świadczą o mniejszej złożoności sprzętowej jednostek arytmetycznych RFA, wykonujących operacje dodawania i/lub mnożenia i/lub dzielenia w porównaniu z analogicznymi jednostkami operującymi na liczbach stałoprzecinkowych (przy zachowaniu wymaganej dokładności i wydajności obliczeń). Podstawowymi parametrami generatora są: rodzaj operacji arytmetycznej, szerokość danych wejściowych i wyjściowych oraz liczba stopni w potoku.
EN
In this paper, the IP-core generator is proposed, which produces the VHDL description of the arithmetic units operating in rational fraction arithmetic (RFA). Due to RFA, the hardware complexity of the new arithmetic units, which must perform for example the addition or multiplication or division operations, is much lower in comparison with complexity of the similar fixed-point arithmetic units (with the same precision and performance). The architectures of the target RFA units are pipelined and are adapted to the internal structure of the modern reconfigurable devices (like to Xlinx Virtex 4 or Altera Sratix II devices), and use the built-in 18-bit multipliers or DSP blocks. The main tuned parameters of the proposed soft-generator are the type of arithmetic operation, for example addition, multiplication, division, square rooting, RFA to fixed-point format conversion (see tab. 2), the input and output data width, as well as the number of the pipeline stages in the target arithmetic unit.
5
Wykorzystanie bramek prądowych i napięciowych CMOS do realizacji funkcji bloku S-box algorytmu Whirlpool
Rajewska M., Berezowski R., Maslennikow O., Słowik A.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
196-199
PL
W pracy przedstawiono porównanie trzech projektów układów zbudowanych z bramek prądowych i realizujących funkcje bloku S-box w algorytmie kryptograficznym Whirlpool z analogicznymi trzema projektami zbudowanymi z klasycznych, napięciowych bramek CMOS. Projekty układów opracowano wykorzystując zmodyfikowaną przez autorów metodę minimalizacji funkcji logicznych Quinea-McCluskeya, a następnie dokonano optymalizacji dwóch najlepszych projektów (prądowego i napięciowego) wykorzystując opracowany przez autorów algorytm ewolucyjny. Porównanie zaprojektowanych układów prądowych z ich odpowiednikami napięciowymi wykonano pod kątem liczby wykorzystanych w układzie bramek, połączeń, tranzystorów oraz czasów opóźnienia. Celem pracy jest uzasadnienie stosowania bramek prądowych w jednostkach przetwarzających systemów kryptograficznych odpornych na ataki PAA (ang. Power Analysis Attacks).
EN
In this paper, the comparison of three circuits designed with the current-mode gates and destined for realization of the Whirlpool algorithm S-box functions with the similar circuits based on the classical voltage-mode CMOS gates is presented. The modified by authors Quine-McCluskey minimization algorithm was used to realizing the current-mode projects. Moreover, the evolutionary algorithm proposed by authors for digital circuit optimization used for further reduction of the hardware complexity of the two designed current-mode and voltage-mode devices. The comparison of projects was made taking to account the number of gates, interconnections, transistors and delay time. Comparison results proves the ability of using current-mode circuits in cryptographic processors units resistant to Power Analysis Attacks (PAA).
6
Osobliwości stosowania arytmetyki ułamkowej w nowoczesnych układach FPGA
Maslennikow O., Ratuszniak P., Khadzynov W., Pawłowski P., Berezowski R., Sergiyenko A.
Elektronika : konstrukcje, technologie, zastosowania
|
2008
|
Vol. 49, nr 11
200-203
PL
W artykule przedstawiono wyniki badań dotyczących wyłonienia zalet i wad stosowania arytmetyki ułamkowej w jednostkach arytmetyczno-logicznych systemów jednoukładowych realizowanych w nowoczesnych układach FPGA. Krótki opis osobliwości stosowania arytmetyki ułamkowej, jak i opis jej zalet wykorzystują przedstawione w referacie porównanie parametrów modeli VHDL kilku potokowych bloków operacyjnych działających w tej arytmetyce z parametrami analogicznych bloków operacyjnych działających w arytmetyce stało- i zmiennoprzecinkowej, wygenerowanych przy użyciu oprogramowania Xilinx CORE Generator. Głównymi kryteriami porównania są złożoność sprzętowa układu, maksymalna częstotliwość jego działania oraz liczba stopni w potoku.
EN
In this paper, the most advantages of the rational fraction arithmetic (RFA) is selected, which are apeared in a case of implementation of RFA operation blocks (multipliers, dividers, etc.) and arithmetic-logic (ALU) units in the modern FPGA implementation. The comparison of the RFA blocks and units with the known ones operating with the fixed-point or float point data showed the lower hardware volume and higher throughput without decreasing of calculation precision. The VHDL modeling showed the possibility of use such data representation in solving linear equations by several different methods (for example Cholesky method), and showed the reducing of the hardware complexity of rational fraction ALU in everal times comparing with similar arithmetic units operating with float-point numbers (without decreasing of AU performance).
7
Układy cyfrowe zbudowane z bramek prądowych: stan obecny, perspektywy rozwoju i zastosowania
Białko M., Maslennikow O., Maslennikowa N., Pawłowski P.
Elektronika : konstrukcje, technologie, zastosowania
|
2004
|
Vol. 45, nr 12
38-43
PL
Omówiono stan obecny oraz perspektywy rozwoju i zastosowania bramek cyfrowych pracujących w trybie prądowym, a także różnego rodzaju układów cyfrowych zbudowanych z bramek prądowych. Opracowanie podsumowuje kilkuletnie badania autorów nad koncepcją bramki prądowej i jej realizacją, podstawami algebry bramek prądowych oraz sposobów projektowania i weryfikacji cyfrowych układów prądowych działających w standardowej logice binarnej (Boole'a), jak i w wielowartościowych logikach z podstawą N > 2.
EN
This paper presents current state and perspectives of development and application of current-mode digital gates and various digital circuits built with these gates. The paper summarizes a few years research of the authors on the concept of current-mode digital gate and its realization, the basics of current-mode gates algebra and the ways of design and verification of current-mode digital circuits operating in standard binary Iogic (Boolean) as well as in multivalued logics with basis N > 2.
8
Content available remote Design of Digital Circuits with Current-mode Gates
Guziński A., Pawłowski P., Czwyrow D., Kaniewski J., Maslennikow O., Maslennikowa N., Rataj D.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
2000
|
Vol. 48, nr 1
73-91
EN
The paper deals with the problem of digital circuit design based on the current-mode gates - novel digital elements operating with a constant, continuous power supply current. The purpose is the provision of a high level noise immunity of chips which contain both analog and digital circuits. The logical properties and several identities of the current-mode logic and some expressions for a conversion of the Boolean functions into the current-mode functions are represented. Based on these properties and expressions, the approaches of minimizing the current logic functions are derived. Moreover, a new concept of the low-voltage current-mode gates realization and the two new types of the current-mode gates are designed for the next reduction of the current mode digital circuit complexity. Based on these approaches and new types of the gates, the functional schemes of some current-mode combinatorial and sequential circuits are derived. The obtained circuits are characterized by lower hardware overheads (up to 35%) in comparison with similar hardware based on the classical voltage type gates.
9
Content available remote Current-mode digital circuits for low voltage mixed A/D systems
Guziński A., Pawłowski P., Kaniewski J., Czwyrow D., Maslennikow O.
Bulletin of the Polish Academy of Sciences. Technical Sciences
|
1998
|
Vol. 46, nr 4
443-458
EN
Current-mode digital circuits operating with constant, continuous power supply current are presented. Layout of introduced gate and static, classical voltage inverter layout are shown for comparison. SPICE simulations based on extracted parameters of these gates are presented. The elementary operations that form current mode gate basis and elementary logical operations in this basis have been described. The problem of arithmetic-logic unit design based on the current-mode gates is considered.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.