PL
 |
EN
Preferencje help
Polish version English version Język
Widoczny [Schowaj] Abstrakt
Liczba wyników

Znaleziono wyników: 8

Liczba wyników na stronie
first rewind previous Strona / 1 next fast forward last
Wyniki wyszukiwania
help Sortuj według:

help Ogranicz wyniki do:
first rewind previous Strona / 1 next fast forward last
1
Content available remote Technology of Real-World Analyzers (TAUR) and its practical application
Jung J., Kiełbik R., Hałagan K., Polanowski P., Sikorski A.
Computational Methods in Science and Technology
|
2020
|
Vol. 26, No. 3
69--75
EN
The article describes the most important details of the project for reconfigurable construction of dedicated electronic machines intended for performing analyses of phenomena that occur in multi-component systems containing at least several million mutually interacting elements. Devices built in the presented technology can be characterized by the use of reconfigurable integrated circuits, spatial construction ensuring scalability, a redundant panel system as well as specially developed data transmission and work control systems. Machines work in a parallel manner and can solve problems in various fields of science and technology by competing with the speed of data processing with the latest supercomputing systems. As an example, we present details of the ARUZ machine containing 26,000 FPGAs, which was made using this technology.
2
Content available remote From the Dynamic Lattice Liquid Algorithm to the Dedicated Parallel Computer – mDLL Machine
Jung J., Kiełbik R., Rudnicki K., Hałagan K., Polanowski P., Sikorski A.
Computational Methods in Science and Technology
|
2018
|
Vol. 24, No. 4
235--247
EN
The designing, production and testing of the mDLL machine led to the development of such a structure in which operational cells (e.g. KDLL) were located in the nodes of a three-dimensional torus network and the device was scalable. Thus, the future expansion of this device with additional Printed Circuit Boards (PCB) will not result in lengthened wire connections between Field-Programmable Gate Arrays (FPGA) or slow down the operation of the machine. The conducted tests confirmed the correctness of the adopted design assumptions and showed that by using mDLL one can effectively perform molecular simulations. Despite some structural shortcomings, the mDLL machine was a prototype that has already been sufficiently tested to allow the technology used in it to be used to build a device with a number of 1 million to 5 million KDLL cells. Such a device would already be suitable for simulating multi-particle systems with unprecedented speed.
3
Content available remote Od algorytmu dynamicznej cieczy sieciowej do dedykowanego komputera równoległego II – maszyna mDLL
Jung J., Kiełbik R., Rudnicki K., Polanowski P.
Przegląd Elektrotechniczny
|
2017
|
R. 93, nr 11
162--170
PL
W artykule opisano złożenia projektowe, budowę i realizację maszyny przeznaczonej do symulacji zjawisk zachodzących w wieloskładnikowych układach molekularnych. Przedstawiony system elektroniczny zbudowano przy użyciu programowalnych układów scalonych FPGA (w j. ang. Field Programmable Gate Array). W maszynie zaimplementowano model dynamicznej cieczy sieciowej (ang. dynamic lattice liquid - DLL) i wykonano testy jej działania.
EN
The article describes the assumption of design, construction and implementation of a machine intended to simulate the phenomena occurring in complex molecular systems. Presented electronic system was built with the Field Programmable Gate Array (FPGA). In the machine was implemented a model of Dynamic Lattice Liquid (DLL) and the tests of the device operation was performed.
4
Content available remote Od algorytmu dynamicznej cieczy sieciowej do dedykowanego komputera równoległego
Polanowski P., Jung J., Kiełbik R., Napieralski A., Lichy K.
Przegląd Elektrotechniczny
|
2008
|
R. 84, nr 11
69-73
PL
W tym artykule przedstawiamy koncepcję i realizację dedykowanego komputera równoległego opartego na modelu dynamicznej cieczy sieciowej (ang. dynamic lattice liquid DLL). Jest to złożony układ elektroniczny, który zbudowano przy wykorzystaniu programowalnych tablic logicznych (ang. Field Programmable Gate Array FPGA).
EN
In this text we discuss conception and hardware realization of dedicated parallel computer based on dynamic lattice liquid algorithm (DLL). It is very complex electronic circuit which is built with use of Field Programmable Gate Array – FPGA.
5
Content available remote Efficient methods of resource management in re-programmable systems
Kiełbik R.
Zeszyty Naukowe. Elektryka / Politechnika Łódzka
|
2006
|
z. 109
35-40
EN
This paper summarises results of the research devoted to the efficient resource management in Dynamically re-configurable Field Programmable Gate Arrays (D_FPGAs). These devices represent currently a very popular family of integrated circuits. The author has been involved in the research on their capabilities since 1999. Last time he was participating in the European Project RECONF 2 (IST-2001-34016) [www.reconf.org]. The main aim of this project was to develop an appropriate methodology and specialized computer tools supporting an automatic design process of digital systems based on D_FPGAs. The task of the author was to solve the main problem of this design process which is an automatic partitioning.
PL
Praca poświęcona jest narzędziom CAD wspierającym projektowanie systemów realizowanych w oparciu o układy dynamicznie reprogramowalne. Szczególny nacisk położony jest na proces partycjonowania systemów na podsystemy w celu ich dynamicznej implementacji w układzie. Praca zawiera szczegółowy opis zaproponowanego przez autora algorytmu partycjonowania oraz eksperymentalne wyniki jego działania.
6
Rozmieszczanie przerzutników w procesie partycjonowania pod kątem układów dynamicznie rekonfigurowalnych
Kiełbik R., Szymański T., Napieralski A.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
46--48
PL
W artykule przedstawiono metodę analizy systemów cyfrowych pod kątem ich podziału i dynamicznej implementacji w układach rekonfigurowalnych. Szczególną uwagę poświęcono problemowi rozmieszczenia elementów pamiętających w podsystemach będących wynikiem podziału.
EN
The paper presents a method of an analysis of digital systems suitable for the dynamic implementation of these systems in reconfigurable devices. Special attention is paid on the problem of a distribution of sequential elements in resulting subsystems.
7
Realizacja sprzętowa kwantowej bramki fazowej
Szymański T., Kiełbik R.
Pomiary Automatyka Kontrola
|
2006
|
R. 52, nr 7 bis
26--28
PL
Symulacje ewolucji kwantowych wykazują dużą podatność na zrównoleglanie obliczeń. Aby zwiększyć wydajność symulacji celowe wydają się zastosowanie sprzętowej platformy obliczeniowej, a nie jak do tej pory platformy programowej, w której trudno uzyskać duży stopień zrównoleglenia wykonywanych zadań. W procesie symulacji obwodów kwantowych bardzo ważną rolę odgrywają podstawowe elementy obliczeniowe zwane bramkami kwantowymi. W artykule zaproponowano sprzętową architekturę kwantowej bramki fazowej, zoptymalizowanej pod kątem minimalizacji czasu obliczeń. Zaproponowana architektura wykorzystuje mechanizmy pracy równoległej i potokowej.
EN
Quantum evolution simulations seem to be very vulnerable to work in parallel way. In order to increase simulation performance the good idea is to change computation from software platform, which is hard to parallelizing, to hardware one. In quantum circuit simulation process basic computation elements, known as quantum gates, play an essential role. In this paper hardware architecture of quantum phase gate is proposed. Computation time minimization by parallel and stream processing is also taken into consideration.
8
Grupowanie instrukcji współbieżnych w procesie podziału opisów wykonanych w języku VHDL
Kiełbik R., Szymański T.
Mikroelektronika i Informatyka : prace naukowe
|
2005
|
Z. nr 5
65-68
PL
W pracy przedstawiony został algorytm grupowania instrukcji współbieżnych języka VHDL, jaki może zostać zastosowany w celu usprawnienia wysokopoziomowej analizy i przetwarzania opisów wykonanych w tym języku. Wady i zalety zaproponowanego algorytmu omówione zostały na przykładzie procesu podziału opisów pod kątem ich późniejszej implementacji w dynamicznie rekonfigurowalnych układach FPGA.
first rewind previous Strona / 1 next fast forward last
JavaScript jest wyłączony w Twojej przeglądarce internetowej. Włącz go, a następnie odśwież stronę, aby móc w pełni z niej korzystać.