Wspólny model automatu skończonego w minimalizacji poboru mocy

• Autorzy: Grześ T.

Warianty tytułu

EN

Finite state machine common model in power minimisation

• Języki publikacji: PL

Abstrakty

PL

W artykule przedstawiono wyniki badań algorytmu minimalizacji poboru mocy wykorzystującego wspólny model automatu klas ADE. Nowe modele strukturalne stanowią rozwinięcie klasycznych automatów Mealy'ego i Moore'a. Pozwalają na wykorzystanie szczególnych cech układów programowalnych przy syntezie układów sekwencyjnych. Jedną z możliwości jest zastosowanie przerzutników w buforach wejściowych i wyjściowych w charakterze elementów pamięci. Wyniki badań wykazały bardzo wysoką skuteczność nowego algorytmu.

EN

The paper presents a new algorithm of the power consumption minimisation based on a common model of the finite state machine (FSM) of class ADE. The classic algorithms of the state assignment for power minimisation such as column-based [1], annealing [4], sequential [8] or genetic [2] are based on the general model of FSM (Mealy or Moore). They do not take into account specific features of contemporary programmable logic devices (PLD). The new structural models of FSMs are an extension of Mealy and Moore automata. The proposed algorithm is based on the common model of the finite state machine of class ADE. This paper consists of four paragraphs. The first one is an introduction to the power minimisation problem and shows why the new structural models of FSM can be used as a solution. In the second paragraph there is a detailed description of the common model of FSM of classes ADE (Fig. 1) and discussion on the power dissipation in the common model. The third paragraph describes the algorithm of state assignment that uses the features of the common model of FSM of class ADE. The fourth chapter presents the results of investigations on the new algorithm. These results show very high effectiveness of the new algorithm. In addition, power dissipation depends significantly on the algorithm used for encoding variables ei from the set E as well as increasing number of additional variables ei.

Słowa kluczowe

PL

model wspólny automatu skończonego; minimalizacja poboru mocy; kodowanie stanów automatu

EN

finite state machine common model; power minimisation; state assignment

• Wydawca: Wydawnictwo PAK
• Czasopismo: Pomiary Automatyka Kontrola
• Rocznik: 2010
• Tom: R. 56, nr 7
• Strony: 772--774
• Opis fizyczny: Bibliogr. 11 poz., rys., tab., wzory

Twórcy

autor

Grześ T.

• Politechnika Białostocka, ul. Wiejska 45A, 15-351 Białystok,

Bibliografia

• [1] Benini L., DeMicheli G.: State Assignment for Low Power Dissipation, IEEE Journal on Solid-state Circuits, Vol. 30, No 3 (1995), pp. 259-268.
• [2] Chattopadhyay, S.: Low power state assignment and flipflop selection for finite state machine synthesis: a genetic algorithmic approach, IEE Proceedings Computers & Digital Techniques, 2001, pp. 147-151.
• [3] Lin B., Newton A. R.: Synthesis of Multiple Level Logic from Symbolic High-Level Description Languages. Proceedings of the IFIP Conference on VLSI, Munich, West Germany, August 1989, p. 187-196.
• [4] Roy K., Prasad S. C.: Circuit Activity Based Logic Synthesis for Low Power Reliable Operations, IEEE Transactions on VLSI Systems, Vol. 1, No 4 (1993), pp. 503-513.
• [5] Salauyou V., Chyzy M.: Refined CPLD macrocell architecture for the effective FSM implementation, Proc. of the 25th EUROMICRO Conference, Milan, Italy, September 8-10, 1999, Vol. 1, pp. 102-109.
• [6] Salauyou V.: Projektowanie układów cyfrowych na bazie PLD, Hot-Line Telekom, Moskwa 2001, 638 s.
• [7] Salauyou V.: Klimowicz A., Synteza wspólnych modeli automatów skończonych na PLD, Konferencja Reprogramowalne Układy Cyfrowe RUC’2002, Politechnika Szczecińska, Szczecin 2002, s. 35-42.
• [8] Salauyou V., Grzes T.: FSM State Assignment Methods for Low-power Design, Proceedings of 6th International Conference on Computer Information Systems and Industrial Management Applications (CISIM’2007), IEEE Computer Society, pp. 345-348.
• [9] Tsui C. -Y., Monteiro J., Pedram M., Devadas S., Despain A. M., Lin B.: Power Estimation Methods for Sequential Logic Circuits. In IEEE Trans. on VLSI Systems, Vol. 3, No 3 (1995), pp. 404-416.
• [10] Villa T., Vincentelli A. S., NOVA: State Assignment of Finite State Machines for Optimal Two-level Logic Implementation. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Volume 9, Issue 9, Sep 1990, pp. 905-924.
• [11] Yang S.: Logic Synthesis and Optimization Benchmarks User Guide: Version 3.0, Technical Report, Microelectronics Center of North Carolina, 1991, 43 p.